參數(shù)資料
型號(hào)： ICS1524AMLF
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 22/24頁(yè)
文件大?。?/td> 0K
描述： IC CLK GEN SSTL_3/PECL 24-SOIC
產(chǎn)品變化通告： Product Discontinuation 09/Feb/2012
標(biāo)準(zhǔn)包裝： 31
類(lèi)型： 時(shí)鐘/頻率合成器，時(shí)鐘發(fā)生器，扇出配送
PLL： 是
輸入： LVTTL，晶體
輸出： PECL，SSTL-3
電路數(shù)： 1
比率 - 輸入:輸出： 1:4
差分 - 輸入:輸出： 無(wú)/是
頻率 - 最大： 250MHz
除法器/乘法器： 是/無(wú)
電源電壓： 3 V ~ 3.6 V
工作溫度： 0°C ~ 70°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 24-SOIC（0.295"，7.50mm 寬）
供應(yīng)商設(shè)備封裝： 24-SOIC
包裝： 管件
其它名稱： 1524AMLF
7
ICS1524A
ICS1524A Rev F 05/13/10
Name:
Loop Control Register
Register:
1h
Index:
Read / Write*
Bit Name Bit #
Reset Value
Description
PFD0 -2
0 - 2
0
Charge Pump Gain
Reserved
3
0
Reserved
PSD 0-1
4 - 5
0
Post-Scaler Divider
Reserved
6 -7
0
Reserved
Bit
Name
Description
0-2
PFD0-2
Charge Pump Gain
3
Reserved
4-5
PSD 0-1
Post-Scaler Divider — Divides the output of the VCO to the DPA and Feedback Divider.
6-7
Reserved
*Double-buffered register. Actual working registers are loaded during software PLL reset.
See register 8h for details.
2
t
i
B1
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i
B0
t
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B2
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A
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01
4
10
8
11
6
1
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PDF描述
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