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參數(shù)資料
| 型號： | HYM4V33100DTYG-75 |
| 英文描述： | x32 SDRAM Module |
| 中文描述： | X32號，內(nèi)存模塊 |
| 文件頁數(shù)： | 7/10頁 |
| 文件大?。?/td> | 73K |
| 代理商： | HYM4V33100DTYG-75 |
PC133 SDRAM AIMM
Rev. 0.1/Apr.01
7
HYM4V33100BTWG Series
AC CHARACTERISTICS I
(AC operating conditions unless otherwise noted)
Note :
1.Assume tR / tF (input rise and fall time ) is 1ns
If tR & tF > 1ns, then [(tR+tF)/2-1]ns should be added to the parameter
2.Access times to be measured with input signals of 1v/ns edge rate, from 0.8v to 2.0v
If tR > 1ns, then (tR/2-0.5)ns should be added to the parameter
Parameter
S y m b o l
-75
Unit
Note
Min
M a x
System Clock
Cycle Time
C A S Latency = 3
t C K 3
7.5
1000
ns
C A S Latency = 2
t C K 2
10
ns
Clock High Pulse Width
t C H W
2.5
-
ns
1
Clock Low Pulse Width
t C L W
2.5
-
ns
1
Access Time
From Clock
C A S Latency = 3
t A C 3
-
5.4
ns
2
C A S Latency = 2
t A C 2
-
6
ns
Data-Out Hold Time
t O H
2.7
-
ns
Data-Input Setup Time
tDS
1.5
-
ns
1
Data-Input Hold Time
tDH
0.8
-
ns
1
Address Setup Time
tAS
1.5
-
ns
1
Address Hold Time
tAH
0.8
-
ns
1
C K E S e t u p T i m e
t C K S
1.5
-
ns
1
C K E H o l d T i m e
t C K H
0.8
-
ns
1
C o m m a n d S e t u p T i m e
tCS
1.5
-
ns
1
Command Hold Time
tCH
0.8
-
ns
1
CLK to Data Output in Low-Z Time
tOLZ
1
-
ns
CLK to Data
Output in High-Z
Time
C A S Latency = 3
tOHZ3
2.7
5.4
ns
C A S Latency = 2
tOHZ2
3
6
ns
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