參數(shù)資料
型號(hào)： EZ80L92AZ050SC
元件分類： 微處理器
英文描述： Microprocessor
中文描述： 微處理器
文件頁(yè)數(shù)： 19/237頁(yè)
文件大?。?/td> 2591K
代理商： EZ80L92AZ050SC
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eZ80L92
eZ80 Webserver-i Product Specification
PS013004-1002
PRELIMINARY Universal Asynchronous Receiver/Transmit-
103
The transmitter and associated control logic
The receiver and associated control logic
The modem interface and associated logic
UART Transmitter
The transmitter block controls the data transmitted on the TxD output. It imple-
ments the FIFO, accessed through the UARTx_THR register, the transmit shift
register, the parity generator, and control logic for the transmitter to control param-
eters for the asynchronous communication protocol.
The UARTx_THR is a Write-Only register. The processor writes the data byte to
be transmitted into this register. In the FIFO mode, up to 16 data bytes can be
written via the UARTx_THR register. The data byte from the FIFO is transferred to
the transmit shift register at the appropriate time and transmitted out on TxD out-
put. After SYNC_RESET, the UARTx_THR register is empty. Therefore, the
Transmit Holding Register Empty (THRE) bit (bit 5 of the UARTx_LSR register) is
1 and an interrupt is sent to the processor (if interrupts are enabled). The proces-
sor can reset this interrupt by loading data into the UARTx_THR register, which
clears the transmitter interrupt.
The transmit shift register places the byte to be transmitted on the TxD signal seri-
ally. The least-significant bit of the byte to be transmitted is shifted out first and the
most significant bit is shifted out last. The control logic within the block adds the
asynchronous communication protocol bits to the data byte being transmitted.
The transmitter block obtains the parameters for the protocol from the bits pro-
grammed via the UARTx_LCTL register. The TxD output is set to 1 if the transmit-
ter is idle (it does not contain any data to be transmitted).
The transmitter operates with the Baud Rate Generator (BRG) clock. The data
bits are placed on the TxD output one time every 16 BRG clock cycles. The trans-
mitter block also implements a parity generator that attaches the parity bit to the
byte, if programmed.
UART Receiver
The receiver block controls the data reception from the RxD signal. The receiver
block implements a receiver shift register, receiver line error condition monitoring
logic and receiver data ready logic. It also implements the parity checker.
The UARTx_RBR is a Read-Only register of the module. The processor reads
received data from this register. The condition of the UARTx_RBR register is mon-
itored by the DR bit (bit 0 of the UARTx_LSR register). The DR bit is 1 when a
data byte is received and transferred to the UARTx_RBR register from the
receiver shift register. The DR bit is reset only when the processor reads all of the
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PDF描述
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參數(shù)描述
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