參數(shù)資料
型號(hào)： EVAL-ADUC7023QSPZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 4/96頁(yè)
文件大小： 0K
描述： KIT DEV FOR ADUC7023 QUICK START
標(biāo)準(zhǔn)包裝： 1
類型： MCU
適用于相關(guān)產(chǎn)品： ARM7TDMI
所含物品： 板
ADuC7023
Data Sheet
| Page 12 of 96
Table 7. SPI Slave Mode Timing (Phase Mode = 0)
Parameter
Description
Min
Typ
Max
Unit
t
SS
SS to SCLK edge
200
ns
tSL
SCLK low pulse width1
(SPIDIV + 1) × tUCLK
ns
tSH
SCLK high pulse width1
(SPIDIV + 1) × tUCLK
ns
tDAV
Data output valid after SCLK edge
25
ns
tDSU
Data input setup time before SCLK edge1
1 × tUCLK
ns
tDHD
Data input hold time after SCLK edge1
2 × tUCLK
ns
tDF
Data output fall time
5
12.5
ns
tDR
Data output rise time
5
12.5
ns
tSR
SCLK rise time
5
12.5
ns
tSF
SCLK fall time
5
12.5
ns
tDOCS
Data output valid after SS edge
25
ns
tSFS
SS high after SCLK edge
0
ns
1
tUCLK = 23.9 ns. It corresponds to the 41.78 MHz internal clock from the PLL before the clock divider.
08675-
006
MSB IN
BIT 6 TO BIT 1
LSB IN
MSB
BIT 6 TO BIT 1
LSB
MOSI
MISO
SCLK
(POLARITY = 0)
SCLK
(POLARITY = 1)
tSF
tSFS
tSR
tSL
tDAV
tSH
tDF
tDR
tDSU
tDOCS
tDHD
SS
tSS
Figure 6. SPI Slave Mode Timing (Phase Mode = 0)
Rev. E
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PDF描述
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