AVDD1 = DV
參數(shù)資料
型號： EVAL-AD7762EDZ
廠商： Analog Devices Inc
文件頁數(shù)： 26/29頁
文件大小： 0K
描述： BOARD EVAL CONTROL AD7762
標準包裝： 1
ADC 的數(shù)量： 1
位數(shù)： 24
采樣率（每秒）： 625k
數(shù)據(jù)接口： 并聯(lián)
輸入范圍： ±3.25 Vpp
在以下條件下的電源（標準）： 958mW @ 625kSPS
工作溫度： -40°C ~ 85°C
已用 IC / 零件： AD7762
已供物品： 板，CD
Data Sheet
AD7762
Rev. A | Page 5 of 28
TIMING SPECIFICATIONS
AVDD1 = DVDD = VDRIVE = 2.5 V, AVDD2 = AVDD3 = AVDD4 = 5 V, TA = 25°C, normal mode, unless otherwise noted.
Table 3.
Parameter
Limit at TMIN, TMAX
Unit
Description
fMCLK
1
MHz min
Applied master clock frequency
40
MHz max
fICLK
500
kHz min
Internal modulator clock derived from MCLK
20
MHz max
0.5 × tICLK
typ
DRDY pulse width
t2
10
ns min
DRDY falling edge to CS falling edge
t3
3
ns min
RD/WR setup time to CS falling edge
t4
(0.5 × tICLK) + 16 ns
max
Data access time
t5
tICLK
min
CS low read pulse width
t6
tICLK
min
CS high pulse width between reads
t7
3
ns min
RD/WR hold time to CS rising edge
t8
11
ns max
Bus relinquish time
t9
4 × tICLK
min
CS low write pulse width
t10
4 × tICLK
min
CS high period between address and data
t11
5
ns min
Data setup time
t12
0
ns min
Data hold time
1
tICLK = 1/fICLK.
2
When ICLK = MCLK, DRDY pulse width depends on the mark/space ratio of applied MCLK.
TIMING DIAGRAMS
DATA MSW
LSW + STATUS
05477-002
t5
t8
t7
t6
t3
t4
t2
t1
D[0:15]
CS
RD/WR
DRDY
Figure 2. Parallel Interface Timing Diagram
t9
D[0:15]
CS
RD/WR
t10
t11
t12
REGISTER ADDRESS
REGISTER DATA
05477-004
Figure 3. AD7762 Register Write
相關(guān)PDF資料
PDF描述
EEM24DRST CONN EDGECARD 48POS DIP .156 SLD
EVAL-AD7191EBZ BOARD EVAL FOR AD7191
MIC2562A-1YM IC CTRLR PCMCIA CARDBUS 14SOIC
MIC2027-2YWM IC USB DISTRIB SW QUAD 16-SOIC
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