參數(shù)資料
型號： EVAL-AD5621EBZ
廠商： Analog Devices Inc
文件頁數(shù)： 13/24頁
文件大?。?/td> 0K
描述： BOARD EVALUATION FOR AD5621
產(chǎn)品培訓(xùn)模塊： DAC Architectures
標(biāo)準(zhǔn)包裝： 1
系列： nanoDAC™
DAC 的數(shù)量： 1
位數(shù)： 12
采樣率（每秒）： 1.7M
數(shù)據(jù)接口： 串行
設(shè)置時間： 6µs
DAC 型： 電壓
工作溫度： -40°C ~ 125°C
已供物品： 板
已用 IC / 零件： AD5621
AD5601/AD5611/AD5621
Data Sheet
Rev. G | Page 20 of 24
OUTLINE DIMENSIONS
Figure 54. 6-Lead Thin Shrink Small Outline Transistor Package [SC70]
(KS-6)
Dimensions shown in millimeters
Figure 55. 6-Lead Lead Frame Chip Scale Package [LFCSP_WD]
2.00 × 3.00 mm Body, Very Very Thin, Dual Lead
(CP-6-5)
Dimensions shown in millimeters
1.30 BSC
COMPLIANT TO JEDEC STANDARDS MO-203-AB
1.00
0.90
0.70
0.46
0.36
0.26
2.20
2.00
1.80
2.40
2.10
1.80
1.35
1.25
1.15
0
7
2
8
0
9
-A
0.10 MAX
1.10
0.80
0.40
0.10
0.22
0.08
3
1
2
4
6
5
0.65 BSC
COPLANARITY
0.10
SEATING
PLANE
0.30
0.15
1.50
1.40
1.30
0.45
0.40
0.35
TOP VIEW
6
1
4
3
BOTTOM VIEW
PIN 1 INDEX
AREA
SEATING
PLANE
0.80
0.75
0.70
1.70
1.60
1.50
0.203 REF
0.05 MAX
0.00 MIN
0.65 REF
EXPOSED
PAD
PIN 1
INDICATOR
(R 0.15)
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
03-
29-
2012-
B
2.10
2.00
1.90
3.10
3.00
2.90
COMPLIANT
TO JEDEC STANDARDS MO-229
COPLANARITY
0.08
0.20 MIN
0.35
0.30
0.25
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PDF描述
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參數(shù)描述
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EVAL-AD5660EB 制造商:Analog Devices 功能描述:EVAL BD FOR AD5660 - Bulk
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