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參數(shù)資料
| 型號： | EVAL-AD1938AZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 30/32頁 |
| 文件大?。?/td> | 0K |
| 描述： | BOARD EVAL FOR AD1938 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 主要目的： | 音頻編解碼器 |
| 已用 IC / 零件： | AD1938 |
| 主要屬性： | 24 位，192 kHz，4 ADC: 107dB 動態(tài)范圍，8 DAC: 108dB 動態(tài)范圍 |
| 次要屬性： | 分時復(fù)用（TDM），SPI 接口 |
| 已供物品： | 板 |
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Data Sheet
AD1938
Rev. E | Page 7 of 32
TIMING SPECIFICATIONS
40°C < TC < +125°C, DVDD = 3.3 V ± 10%.
Table 7.
Parameter
Condition
Comments
Min
Max
Unit
INPUT MASTER CLOCK (MCLK) AND RESET
tMH
MCLK duty cycle
DAC/ADC clock source = PLL clock @ 256 fS,
384 fS, 512 fS, and 768 fS
40
60
%
tMH
DAC/ADC clock source = direct MCLK @ 512 fS
(bypass on-chip PLL)
40
60
%
fMCLK
MCLK frequency
PLL mode, 256 fS reference
6.9
13.8
MHz
fMCLK
Direct 512 fS mode
27.6
MHz
tPDR
RST low
15
ns
tPDRR
RST recovery
Reset to active output
4096
tMCLK
PLL
Lock time
MCLK and LR clock input
10
ms
256 fS VCO Clock, Output Duty Cycle,
MCLKO/XO Pin
40
60
%
SPI PORT
See Figure 11
tCCH
CCLK high
35
ns
tCCL
CCLK low
35
ns
fCCLK
CCLK frequency
10
MHz
tCDS
CIN setup
To CCLK rising
10
ns
tCDH
CIN hold
From CCLK rising
10
ns
tCLS
CLATCH setup
To CCLK rising
10
ns
tCLH
CLATCH hold
From CCLK rising
10
ns
tCLH
CLATCH high
Not shown in Figure 11
10
ns
tCOE
COUT enable
From CCLK falling
30
ns
tCOD
COUT delay
From CCLK falling
30
ns
tCOH
COUT hold
From CCLK falling, not shown in Figure 11
30
ns
tCOTS
COUT tristate
From CCLK falling
30
ns
DAC SERIAL PORT
See Figure 24
tDBH
DBCLK high
Slave mode
10
ns
tDBL
DBCLK low
Slave mode
10
ns
tDLS
DLRCLK setup
To DBCLK rising, slave mode
10
ns
tDLH
DLRCLK hold
From DBCLK rising, slave mode
5
ns
tDLS
DLRCLK skew
From DBCLK falling, master mode
8
+8
ns
tDDS
DSDATA setup
To DBCLK rising
10
ns
tDDH
DSDATA hold
From DBCLK rising
5
ns
ADC SERIAL PORT
See Figure 25
tABH
ABCLK high
Slave mode
10
ns
tABL
ABCLK low
Slave mode
10
ns
tALS
ALRCLK setup
To ABCLK rising, slave mode
10
ns
tALH
ALRCLK hold
From ABCLK rising, slave mode
5
ns
tALS
ALRCLK skew
From ABCLK falling, master mode
8
+8
ns
tABDD
ASDATA delay
From ABCLK falling
18
ns
AUXILIARY INTERFACE
tAXDS
AAUXDATA setup
To AUXBCLK rising
10
ns
tAXDH
AAUXDATA hold
From AUXBCLK rising
5
ns
tDXDD
DAUXDATA delay
From AUXBCLK falling
18
ns
tXBH
AUXBCLK high
10
ns
tXBL
AUXBCLK low
10
ns
tDLS
AUXLRCLK setup
To AUXBCLK rising
10
ns
tDLH
AUXLRCLK hold
From AUXBCLK rising
5
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| V24B12E150BG2 | CONVERTER MOD DC/DC 12V 150W |
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| 0982660897 | CBL 19POS 0.5MM JMPR TYPE A 1' |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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