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參數資料
| 型號： | EPF10K200S |
| 英文描述： | Programmable Logic |
| 中文描述： | 可編程邏輯 |
| 文件頁數： | 96/138頁 |
| 文件大小： | 2116K |
| 代理商： | EPF10K200S |
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Altera Corporation
FLEX 10K Embedded Programmable Logic Family Data Sheet
Table 36. Interconnect Timing Microparameters
Symbol
Parameter
Conditions
tSAMELAB
Routing delay for an LE driving another LE in the same LAB
tSAMEROW
Routing delay for a row IOE, LE, or EAB driving a row IOE, LE, or EAB in the
same row
tSAMECOLUMN
Routing delay for an LE driving an IOE in the same column
tDIFFROW
Routing delay for a column IOE, LE, or EAB driving an LE or EAB in a different
row
tTWOROWS
Routing delay for a row IOE or EAB driving an LE or EAB in a different row
tLEPERIPH
Routing delay for an LE driving a control signal of an IOE via the peripheral
control bus
tLABCARRY
Routing delay for the carry-out signal of an LE driving the carry-in signal of a
different LE in a different LAB
tLABCASC
Routing delay for the cascade-out signal of an LE driving the cascade-in
signal of a different LE in a different LAB
tDIN2IOE
Delay from dedicated input pin to IOE control input
tDIN2LE
Delay from dedicated input pin to LE or EAB control input
tDCLK2IOE
Delay from dedicated clock pin to IOE clock
tDCLK2LE
Delay from dedicated clock pin to LE or EAB clock
tDIN2DATA
Delay from dedicated input or clock to LE or EAB data
Table 37. External Reference Timing Parameters
Symbol
Parameter
Conditions
tDRR
Register-to-register delay via four LEs, three row interconnects, and four local
interconnects
Table 38. External Timing Parameters
Symbol
Parameter
Conditions
tINSU
Setup time with global clock at IOE register
tINH
Hold time with global clock at IOE register
tOUTCO
Clock-to-output delay with global clock at IOE register
相關PDF資料 |
PDF描述 |
|---|---|
| EPF10K130EFC484-3 | Field Programmable Gate Array (FPGA) |
| EPF10K130EFC672-1 | Field Programmable Gate Array (FPGA) |
| EPF10K130EFC672-1X | Field Programmable Gate Array (FPGA) |
| EPF10K130EFC672-2 | Field Programmable Gate Array (FPGA) |
| EPF10K200EBC600-2 | Field Programmable Gate Array (FPGA) |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| EPF10K200SBC356-1X | 功能描述:FPGA - 現場可編程門陣列 FPGA - Flex 10K 1248 LABs 274 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EPF10K200SBC356-2 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Flex 10K 1248 LABs 274 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EPF10K200SBC356-2X | 功能描述:FPGA - 現場可編程門陣列 FPGA - Flex 10K 1248 LABs 274 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EPF10K200SBC356-3 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Flex 10K 1248 LABs 274 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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