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參數(shù)資料
| 型號： | EP2S90F780C5N |
| 廠商： | Altera |
| 文件頁數(shù)： | 451/768頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX II FPGA 90K 780-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 18 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 4548 |
| 邏輯元件/單元數(shù)： | 90960 |
| RAM 位總計： | 4520488 |
| 輸入/輸出數(shù)： | 534 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 780-BBGA |
| 供應(yīng)商設(shè)備封裝： | 780-FBGA（29x29） |
| 其它名稱： | 544-2169 |
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5–20
Altera Corporation
Stratix II Device Handbook, Volume 2
January 2008
Clocking
TCCS, RSKM, and the sampling window specifications are used for
high-speed source-synchronous differential signals without DPA. When
using DPA, these specifications are exchanged for the simpler single DPA
jitter tolerance specification. For instance, the receiver skew is why each
input with DPA selects a different phase of the clock, thus removing the
requirement for this margin.
Figure 5–19. Differential High-Speed Timing Diagram and Timing Budget for Non-DPA
RSKM
TUI
Time Unit Interval (TUI)
RSKM
TCCS
Internal
Clock
Falling Edge
tSW (min)
Bit n
tSW (max)
Bit n
RSKM
TCCS
TSWBEGIN
TSWEND
Sampling
Window
TCCS
2
Receiver
Input Data
Transmitter
Output Data
Internal
Clock
Synchronization
External
Clock
Receiver
Input Data
Internal
Clock
External
Input Clock
Timing Budget
Timing Diagram
Clock Placement
Sampling
Window (SW)
RSKM
TCCS
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