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Altera Corporation
4–25
January 2008
Stratix II Device Handbook, Volume 2
Selectable I/O Standards in Stratix II and Stratix II GX Devices
f
For more information, refer to the PLLs in Stratix II & Stratix II GX
in Stratix II & Straix II GX Devices chapter in volume 2 of the Stratix II GX
Device Handbook.
Voltage Levels
Stratix II device specify a range of allowed voltage levels for supported
I/O standards. Table 4–4 shows only typical values for input and output
VCCIO, VREF, as well as the board VTT.
1.8-V differential HSTL Class I
v
1.8-V differential HSTL Class II
v
1.5-V differential HSTL Class I
v
1.5-V differential HSTL Class II
v
LVDS
v
HyperTransport technology
v
Differential LVPECL
vv
v
Note to Table 4–3:
(1)
The enhanced PLL external clock output bank does not allow a mixture of both single-ended and differential I/O
standards.
(2)
Altera does not support 1.2-V HSTL for PLL input pins on column I/O pins.
Table 4–3. I/O Standards Supported for Stratix II and Stratix II GX PLL Pins
(Part 2 of 2)
I/O Standard (2)
Enhanced PLL (1)
Fast PLL
Input
Output
Input
INCLK
FBIN
EXTCLK
INCLK
Table 4–4. Stratix II and Stratix II GX I/O Standards and Voltage Levels (Part 1 of 3)
I/O Standard
Stratix II and Stratix II GX
VCCIO (V)
VREF (V)
VTT (V)
Input Operation
Output Operation
Input
Termination
Top and
Bottom I/O
Banks
Left and
Right I/O
Banks (3)
Top and
Bottom I/O
Banks
Left and
Right I/O
LVTTL
3.3/2.5
3.3
NA
LVCMOS
3.3/2.5
3.3
NA
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