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Altera Corporation
2–79
May 2007
Stratix II Device Handbook, Volume 1
Stratix II Architecture
Figure 2–53. Input Timing Diagram in DDR Mode
When using the IOE for DDR outputs, the two output registers are
configured to clock two data paths from ALMs on rising clock edges.
These output registers are multiplexed by the clock to drive the output
pin at a ×2 rate. One output register clocks the first bit out on the clock
high time, while the other output register clocks the second bit out on the
clock low time. Figure 2–54 shows the IOE configured for DDR output.
Figure 2–55 shows the DDR output timing diagram.
Data at
input pin
CLK
A0
B0
B1
A1
B2
A2
A3
A2
A3
B1
A0
B0
B2
B3
B4
Input To
Logic Array
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PDF描述 |
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