
5–74
Altera Corporation
Stratix II Device Handbook, Volume 1
April 2011
Timing Model
1.8-V
LVTTL/LVCMOS
2 mA
951
1421
951
1421
904
1421
4 mA
405
516
405
516
393
516
6 mA
261
325
261
325
253
325
8 mA
223
274
223
274
224
274
10 mA
194
236
-
199
236
12 mA
174
209
-
180
209
1.5-V
LVTTL/LVCMOS
2 mA
652
963
652
963
618
963
4 mA
333
347
333
347
270
347
6 mA
182
247
-
198
247
8 mA
135
194
-
155
194
SSTL-2 Class I
8 mA
364
680
364
680
350
680
12 mA
163
207
163
207
188
207
SSTL-2 Class II
16 mA
118
147
118
147
94
147
20 mA
99
122
-
87
122
24 mA
91
116
-
85
116
SSTL-18 Class I
4 mA
458
570
458
570
505
570
6 mA
305
380
305
380
336
380
8 mA
225
282
225
282
248
282
10 mA
167
220
167
220
190
220
12 mA
129
175
-
148
175
SSTL-18 Class II
8 mA
173
206
-
155
206
16 mA
150
160
-
140
160
18 mA
120
130
-
110
130
20 mA
109
127
-
94
127
SSTL-2 Class I
8 mA
364
680
364
680
350
680
12 mA
163
207
163
207
188
207
SSTL-2 Class II
16 mA
118
147
118
147
94
147
20 mA
99
122
-
87
122
24 mA
91
116
-
85
116
Table 5–79. Maximum Output Clock Toggle Rate Derating Factors (Part 2 of 5)
I/O Standard
Drive
Strength
Maximum Output Clock Toggle Rate Derating Factors (ps/pF)
Column I/O Pins
Row I/O Pins
Dedicated Clock Outputs
-3
-4
-5
-3
-4
-5
-3
-4
-5