參數(shù)資料
型號： EP2S60F484C3N
廠商： Altera
文件頁數(shù)： 664/768頁
文件大?。?/td> 0K
描述： IC STRATIX II FPGA 60K 484-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 20
系列： Stratix® II
LAB/CLB數(shù)： 3022
邏輯元件/單元數(shù)： 60440
RAM 位總計(jì)： 2544192
輸入/輸出數(shù)： 334
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 484-BBGA
供應(yīng)商設(shè)備封裝： 484-FBGA（23x23）
配用： 544-1700-ND - DSP KIT W/STRATIX II EP2S60N
544-1697-ND - NIOS II KIT W/STRATIX II EP2S60N
其它名稱： 544-1906
EP2S60F484C3N-ND
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Altera Corporation
9–5
January 2008
Stratix II Device Handbook, Volume 2
IEEE 1149.1 (JTAG) Boundary-Scan Testing for Stratix II and Stratix II GX Devices
f
Refer to the Configuration & Testing chapter in volume 1 of the Stratix II
Device Handbook, or the Configuration & Testing chapter in volume 1 of the
Stratix II GX Device Handbook for the Stratix II family device
boundary-scan register lengths.
Figure 9–3 shows how test data is serially shifted around the periphery of
the IEEE Std. 1149.1 device.
Figure 9–3. Boundary-Scan Register
Boundary-Scan Cells of a Stratix II or Stratix II GX Device I/O Pin
The Stratix II or the Stratix II GX device 3-bit boundary-scan cell (BSC)
consists of a set of capture registers and a set of update registers. The
capture registers can connect to internal device data via the OUTJ, OEJ,
and PIN_IN signals, while the update registers connect to external data
through the PIN_OUT, and PIN_OE signals. The global control signals for
the IEEE Std. 1149.1 BST registers (such as shift, clock, and update) are
generated internally by the TAP controller. The MODE signal is generated
by a decode of the instruction register. The data signal path for the
boundary-scan register runs from the serial data in (SDI) signal to the
serial data out (SDO) signal. The scan register begins at the TDI pin and
ends at the TDO pin of the device.
TCK
TRST (1)
TMS
TAP Controller
TDI
Internal Logic
TDO
Each peripheral
element is either an
I/O pin, dedicated
input pin, or
dedicated
configuration pin.
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EP2S60F484C4N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 3022 LABs 334 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S60F484C5 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 3022 LABs 334 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S60F484C5N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 3022 LABs 334 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S60F484I4 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 3022 LABs 334 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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