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參數(shù)資料
| 型號： | EP20K200RC208-3 |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場可編程門陣列（FPGA） |
| 文件頁數(shù)： | 97/114頁 |
| 文件大?。?/td> | 1623K |
| 代理商： | EP20K200RC208-3 |
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Altera Corporation
83
APEX 20K Programmable Logic Device Family Data Sheet
Table 47. EP20K100 External Timing Parameters
Symbol
-1 Speed Grade
-2 Speed Grade
-3 Speed Grade
Unit
Min
Max
Min
Max
Min
Max
tINSU (1)
2.3
2.8
3.2
ns
tINH (1)
0.0
ns
tOUTCO (1)
2.0
4.5
2.0
4.9
2.0
6.6
ns
tINSU (2)
1.1
1.2
–
ns
tINH (2)
0.0
–
ns
tOUTCO (2)
0.5
2.7
0.5
3.1
–
4.8
ns
Table 48. EP20K100 External Bidirectional Timing Parameters
Symbol
-1 Speed Grade
-2 Speed Grade
-3 Speed Grade
Unit
Min
Max
Min
Max
Min
Max
tINSUBIDIR (1)
2.3
2.8
3.2
ns
tINHBIDIR (1)
0.0
ns
tOUTCOBIDIR (1)
2.0
4.5
2.0
4.9
2.0
6.6
ns
tXZBIDIR (1)
5.0
5.9
6.9
ns
tZXBIDIR (1)
5.0
5.9
6.9
ns
tINSUBIDIR (2)
1.0
1.2
–
ns
tINHBIDIR (2)
0.0
–
ns
tOUTCOBIDIR (2)
0.5
2.7
0.5
3.1
––
ns
tXZBIDIR (2)
4.3
5.0
–
ns
tZXBIDIR (2)
4.3
5.0
–
ns
Table 49. EP20K200 External Timing Parameters
Symbol
-1 Speed Grade
-2 Speed Grade
-3 Speed Grade
Unit
Min
Max
Min
Max
Min
Max
tINSU (1)
1.9
2.3
2.6
ns
tINH (1)
0.0
ns
tOUTCO (1)
2.0
4.6
2.0
5.6
2.0
6.8
ns
tINSU (2)
1.1
1.2
–
ns
tINH (2)
0.0
–
ns
tOUTCO (2)
0.5
2.7
0.5
3.1
––
ns
相關(guān)PDF資料 |
PDF描述 |
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| EP20K300EFC672-3ES | Dual Voltage Monitor with Intergrated CPU Supervisor |
| EP20K300EFI672-1ES | Dual Voltage Monitor with Intergrated CPU Supervisor |
| EP20K300EFI672-2ES | Dual Voltage Monitor with Intergrated CPU Supervisor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| EP20K200RC240-1ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
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