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參數資料
| 型號： | EP20K200RC208-3 |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現場可編程門陣列（FPGA） |
| 文件頁數： | 3/114頁 |
| 文件大小： | 1623K |
| 代理商： | EP20K200RC208-3 |
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100
Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Table 86. EP20K300E Minimum Pulse Width Timing Parameters
Symbol
-1
-2
-3
Unit
Min
Max
Min
Max
Min
Max
tCH
1.29
2.25
2.33
ns
tCL
1.29
2.25
2.33
ns
tCLRP
0.17
0.18
0.19
ns
tPREP
0.17
0.18
0.19
ns
tESBCH
1.29
2.25
2.33
ns
tESBCL
1.29
2.25
2.33
ns
tESBWP
1.12
1.36
1.55
ns
tESBRP
0.90
1.08
1.24
ns
Table 87. EP20K300E External Timing Parameters
Symbol
-1
-2
-3
Unit
Min
Max
Min
Max
Min
Max
tINSU
2.29
2.41
2.52
ns
tINH
0.00
ns
tOUTCO
2.00
5.21
2.00
5.72
2.00
6.23
ns
tINSUPLL
1.94
1.95
-
ns
tINHPLL
0.00
-
ns
tOUTCOPLL
0.50
2.72
0.50
3.06
-
ns
Table 88. EP20K300E External Bidirectional Timing Parameters
Symbol
-1
-2
-3
Unit
Min
Max
Min
Max
Min
Max
tINSUBIDIR
2.67
3.00
3.54
ns
tINHBIDIR
0.00
ns
tOUTCOBIDIR
2.00
5.21
2.00
5.72
2.00
6.23
ns
tXZBIDIR
7.55
8.34
8.65
ns
tZXBIDIR
7.55
8.34
8.65
ns
tINSUBIDIRPLL
3.53
3.84
-
ns
tINHBIDIRPLL
0.00
-
ns
tOUTCOBIDIRPLL
0.50
2.72
0.50
3.06
-
ns
tXZBIDIRPLL
5.07
5.68
-
ns
tZXBIDIRPLL
5.07
5.68
-
ns
相關PDF資料 |
PDF描述 |
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| EP20K300EFC672-3ES | Dual Voltage Monitor with Intergrated CPU Supervisor |
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參數描述 |
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