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參數(shù)資料
| 型號： | EP20K200RC208-3 |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場可編程門陣列（FPGA） |
| 文件頁數(shù)： | 15/114頁 |
| 文件大?。?/td> | 1623K |
| 代理商： | EP20K200RC208-3 |
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Altera Corporation
111
APEX 20K Programmable Logic Device Family Data Sheet
Note to Tables 107 - 112:
(1)
The timing information for these tables is preliminary.
Tables 113 and 114 show selectable I/O standard input and output delays
for APEX 20KE devices. If you select an I/O standard input or output
delay other than LVCMOS, add or subtract the selected speed grade to or
from the LVCMOS value.
Table 112. EP20K1500E External Bidirectional Timing Parameters
Symbol
-1 Speed Grade
-2 Speed Grade
-3 Speed Grade
Unit
Min
Max
Min
Max
Min
Max
tINSUBIDIR
2.70
3.06
3.21
ns
tINHBIDIR
0.00
ns
tOUTCOBIDIR
2.00
5.99
2.00
6.67
2.00
7.22
ns
tXZBIDIR
7.90
8.68
8.98
ns
tZXBIDIR
7.90
8.68
8.98
ns
tINSUBIDIRPLL
4.61
5.12
ns
tINHBIDIRPLL
0.00
ns
tOUTCOBIDIRPLL
0.50
2.46
0.50
2.80
ns
tXZBIDIRPLL
4.36
4.81
ns
tZXBIDIRPLL
4.36
4.81
ns
Table 113. Selectable I/O Standard Input Delays
Symbol
-1 Speed Grade
-2 Speed Grade
-3 Speed Grade
Unit
Min
Max
Min
Max
Min
Max
Min
LVCMOS
0.00
ns
LVTTL
0.00
ns
2.5 V
0.00
0.04
0.05
ns
1.8 V
–0.11
0.03
0.04
ns
PCI
0.01
0.09
0.10
ns
GTL+
–0.24
–0.23
–0.19
ns
SSTL-3 Class I
–0.32
–0.21
–0.47
ns
SSTL-3 Class II
–0.08
0.03
–0.23
ns
SSTL-2 Class I
–0.17
–0.06
–0.32
ns
SSTL-2 Class II
–0.16
–0.05
–0.31
ns
LVDS
–0.12
ns
CTT
0.00
ns
AGP
0.00
ns
相關PDF資料 |
PDF描述 |
|---|---|
| EP20K200RC208-3ES | FPGA |
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