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參數(shù)資料
| 型號： | EP1S60F1508C7N |
| 廠商： | Altera |
| 文件頁數(shù)： | 406/864頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX FPGA 60K LE 1508-FBGA |
| 產(chǎn)品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標準包裝： | 7 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 5712 |
| 邏輯元件/單元數(shù)： | 57120 |
| RAM 位總計： | 5215104 |
| 輸入/輸出數(shù)： | 1022 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 1508-BBGA |
| 供應商設備封裝： | 1508-FBGA（30x30） |
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4–36
Altera Corporation
Stratix Device Handbook, Volume 2
June 2006
I/O Pad Placement Guidelines
Table 4–12 shows the DC current specification per pin for each I/O
standard. I/O standards not shown in the table do not exceed these
current limitations.
f
For more information on Altera device packaging, see the Package
Information for Stratix Devices chapter in the Stratix Device Handbook,
Volume 2.
Table 4–12. I/O Standard DC Specification Note (1)
Pin I/O Standard
IPIN (mA)
3.3-V VCCIO
2.5-V VCCIO
1.5-V VCCIO
GTL
40
-
GTL+
34
-
SSTL-3 Class I
8
-
SSTL-3 Class II
16
-
CTT
8
-
SSTL-2 Class I
-
8.1
-
SSTL-2 Class II
-
16.4
-
HSTL Class I
-
8
HSTL Class II
-
16
Note to Table 4–12:
(1)
The current rating on a VREF pin is less than 10μA.
Σ
pin + 9
pin
Ipin < 164 mA
發(fā)布緊急采購，3分鐘左右您將得到回復。