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參數(shù)資料
| 型號： | EP1K50FI484-1X |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場可編程門陣列（FPGA） |
| 文件頁數(shù)： | 62/86頁 |
| 文件大?。?/td> | 1263K |
| 代理商： | EP1K50FI484-1X |
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Altera Corporation
65
ACEX 1K Programmable Logic Device Family Data Sheet
Development
13
Tools
Notes to tables:
(1)
All timing parameters are described in Tables 22 through 29 in this data sheet.
(2)
This timing information is preliminary.
(3)
This parameter is measured without the use of the ClockLock or ClockBoost circuits.
(4)
These parameters are specified by characterization.
(5)
This parameter is measured with the use of the ClockLock or ClockBoost circuits.
Tables 37 through 43 show EP1K30 device internal and external timing
parameters.
Table 36. EP1K10 External Bidirectional Timing Parameters
Symbol
Speed Grade
Unit
-1
-2
-3
Min
Max
Min
Max
Min
Max
tINSUBIDIR (3)
2.2
2.3
3.2
ns
tINHBIDIR (3)
0.0
ns
tOUTCOBIDIR (3)
2.0
6.6
2.0
7.8
2.0
9.6
ns
tXZBIDIR (3)
8.8
11.2
14.0
ns
tZXBIDIR (3)
8.8
11.2
14.0
ns
tINSUBIDIR (5)
3.1
3.3
–
tINHBIDIR (5)
0.0
–
tOUTCOBIDIR (5)
0.5
5.1
0.5
6.4
–
ns
tXZBIDIR(5)
7.3
9.2
–
ns
tZXBIDIR (5)
7.3
9.2
–
ns
Table 37. EP1K30 Device LE Timing Microparameters (Part 1 of 2)
Note (1)
Symbol
Speed Grade
Unit
-1
-2
-3
Min
Max
Min
Max
Min
Max
tLUT
0.7
0.8
1.1
ns
tCLUT
0.5
0.6
0.8
ns
tRLUT
0.6
0.7
1.0
ns
tPACKED
0.3
0.4
0.5
ns
tEN
0.6
0.8
1.0
ns
tCICO
0.1
0.2
ns
tCGEN
0.4
0.5
0.7
ns
tCGENR
0.1
0.2
ns
tCASC
0.6
0.8
1.0
ns
tC
0.0
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| EP1K50FI484-2F | Field Programmable Gate Array (FPGA) |
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參數(shù)描述 |
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| EP1K50FI484-2X | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
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