參數資料
型號: EMBEDDEDPROCESSOR
英文描述: Single Event Hardened High-Speed, Dual Output PWM; Temperature Range: QML Class Q; Package: 16-SBDIP
中文描述: 嵌入式處理器-的AMD - K6 - 2E號嵌入式處理器數據手冊
文件頁數: 104/368頁
文件大小: 5669K
代理商: EMBEDDEDPROCESSOR
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170
Bus Cycles
Chapter 7
AMD-K6-2E+ Embedded Processor Data Sheet
23542A/0—September 2000
Preliminary Information
HOLD-Initiated
Inquire Hit to Shared
or Exclusive Line
Figure 67 on page 171 shows a HOLD-initiated inquire cycle. In
this example, the processor samples HOLD asserted during the
burst memory read cycle. The processor completes the current
cycle (until the last expected BRDY# is sampled asserted),
asserts HLDA and floats its outputs as described in “Hold and
The system logic drives an inquire cycle within the hold
acknowledge cycle. It asserts EADS#, which validates the
inquire address on A[31:5]. If EADS# is sampled asserted
before HOLD is sampled negated, the processor recognizes it as
a valid inquire cycle.
In Figure 67, the processor asserts HIT# and negates HITM# on
the clock edge after the clock edge on which EADS# is sampled
asserted, indicating the current inquire cycle hit a shared or
exclusive cache line. (Shared and exclusive cache lines have not
been modified and do not need to be written back.) During an
inquire cycle, the processor samples INV to determine whether
the addressed cache line found in the processor’s caches
transitions to the invalid state or the shared state. In this
example, the processor samples INV asserted with EADS#,
which invalidates the cache line.
The system logic can negate HOLD off the same clock edge on
which EADS# is sampled asserted. The processor continues
driving HIT# in the same state until the next inquire cycle.
HITM# is not asserted unless HIT# is asserted.
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PDF描述
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