參數(shù)資料
型號(hào)： EDE5116AJBG-6E-E
廠(chǎng)商： ELPIDA MEMORY INC
元件分類(lèi)： DRAM
英文描述： 512M bits DDR2 SDRAM
中文描述： 32M X 16 DDR DRAM, 0.45 ns, PBGA84
封裝： ROHS COMPLIANT, FBGA-84
文件頁(yè)數(shù)： 13/77頁(yè)
文件大?。?/td> 589K
代理商： EDE5116AJBG-6E-E
EDE5108AJBG, EDE5116AJBG
Preliminary Data Sheet E1044E20 (Ver. 2.0)
13
AC Characteristics (TC = 0
°
C to +85
°
C, VDD, VDDQ = 1.8V
±
0.1V, VSS, VSSQ = 0V) [DDR2-800, 667]
New units tCK(avg) and nCK, are introduced in DDR2-800 and DDR2-667
tCK(avg): actual tCK(avg) of the input clock under operation.
nCK: one clock cycle of the input clock, counting the actual clock edges.
-8E
-6E
Frequency (Mbps)
800
667
Parameter
Symbol
min.
max.
min.
max.
Unit
Notes
/CAS latency
CL
5
5
5
5
nCK
Active to read or write command delay
tRCD
12.5
15
ns
Precharge command period
tRP
12.5
15
ns
Active to active/auto-refresh command time tRC
57.5
60
ns
DQ output access time from CK, /CK
tAC
400
+
400
450
+450
ps
10
DQS output access time from CK, /CK
tDQSCK
350
+
350
400
+400
ps
10
CK high-level width
tCH (avg) 0.48
0.52
0.48
0.52
tCK (avg) 13
CK low-level width
tCL(avg)
0.48
Min. (tCL(abs),
tCH(abs))
0.52
0.48
Min.(tCL(abs),
tCH(abs))
3000
0.52
tCK (avg) 13
CK half period
tHP
ps
6, 13
Clock cycle time
tCK (avg) 2500
8000
8000
ps
13
DQ and DM input hold time
tDH (base) 125
175
ps
5
DQ and DM input setup time
Control and Address input pulse width for
each input
DQ and DM input pulse width for each input tDIPW
tDS (base) 50
100
ps
4
tIPW
0.6
0.6
tCK (avg)
0.35
0.35
tCK (avg)
Data-out high-impedance time from CK,/CK tHZ
DQS, /DQS low-impedance time from
CK,/CK
DQ low-impedance time from CK,/CK
DQS-DQ skew for DQS and associated DQ
signals
DQ hold skew factor
tAC max.
tAC max. ps
10
tLZ (DQS) tAC min.
tAC max. tAC min.
tAC max. ps
10
tLZ (DQ)
2
×
tAC min.
tAC max. 2
×
tAC min.
tAC max. ps
10
tDQSQ
200
240
ps
tQHS
300
340
ps
7
DQ/DQS output hold time from DQS
DQS latching rising transitions to associated
clock edges
DQS input high pulse width
tQH
tHP – tQHS
tHP – tQHS
ps
8
tDQSS
0.25
+
0.25
0.25
+
0.25
tCK (avg)
tDQSH
0.35
0.35
tCK (avg)
DQS input low pulse width
tDQSL
0.35
0.35
tCK (avg)
DQS falling edge to CK setup time
tDSS
0.2
0.2
tCK (avg)
DQS falling edge hold time from CK
tDSH
0.2
0.2
tCK (avg)
Mode register set command cycle time
tMRD
2
2
nCK
Write postamble
tWPST
0.4
0.6
0.4
0.6
tCK (avg)
Write preamble
tWPRE
0.35
0.35
tCK (avg)
Address and control input hold time
tIH (base) 250
275
ps
5
Address and control input setup time
tIS (base) 175
200
ps
4
Read preamble
tRPRE
0.9
1.1
0.9
1.1
tCK (avg) 11
Read postamble
tRPST
0.4
0.6
0.4
0.6
tCK (avg) 12
Active to precharge command
tRAS
45
70000
45
70000
ns
Active to auto precharge delay
tRAP
tRCD min.
tRCD min.
ns
相關(guān)PDF資料
PDF描述
EDE5116AJBG-8E-E 512M bits DDR2 SDRAM
EDE702 Serial LCD Interface IC
EDI8808CB HIGH SPEED, LOW POWER 64K MONOLITHIC SRAM
EDI8F32256C HIGH SPEED EIGHT MEGABIT SRAM MODULE
EDI8L32512C 512K X 32 CMOS HIGH SPEED STATIC RAM
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EDE5116AJBG-6ELI-E 制造商:ELPIDA 制造商全稱(chēng):Elpida Memory 功能描述:512M bits DDR2 SDRAM WTR (Wide Temperature Range)
EDE5116AJBG-8E-E 制造商:ELPIDA 制造商全稱(chēng):Elpida Memory 功能描述:512M bits DDR2 SDRAM
EDE5116AJBG-LI 制造商:ELPIDA 制造商全稱(chēng):Elpida Memory 功能描述:512M bits DDR2 SDRAM WTR (Wide Temperature Range)
EDE5116AJSE 制造商:ELPIDA 制造商全稱(chēng):Elpida Memory 功能描述:512M bits DDR2 SDRAM
EDE5116AJSE-6E-E 制造商:ELPIDA 制造商全稱(chēng):Elpida Memory 功能描述:512M bits DDR2 SDRAM
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。

采購(gòu)需求

(若只采購(gòu)一條型號(hào)，填寫(xiě)一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

*型號(hào) *數(shù)量 廠(chǎng)商 批號(hào) 封裝
添加更多采購(gòu)

我的聯(lián)系方式

*
*
*