參數(shù)資料
型號(hào)： EDD1216AJTA-5B-E
廠商： ELPIDA MEMORY INC
元件分類： DRAM
英文描述： 128M bits DDR SDRAM
中文描述： 8M X 16 DDR DRAM, 0.7 ns, PDSO66
封裝： ROHS COMPLIANT, PLASTIC, TSOP2-66
文件頁(yè)數(shù)： 9/52頁(yè)
文件大?。?/td> 513K
代理商： EDD1216AJTA-5B-E
EDD1216AJTA
Data Sheet E0972E30 (Ver. 3.0)
9
AC Characteristics (TA = 0°C to +70
°
C, VDD, VDDQ = 2.5V ± 0.2V, VSS, VSSQ = 0V) [DDR333, 266]
-6B
-7A
-7B
Parameter
Clock cycle time
(CL = 2)
Symbol
min.
max.
min.
max
min.
max.
Unit Notes
tCK
7.5
12
7.5
12
10
12
ns
10
(CL = 2.5)
tCK
6
12
7.5
12
7.5
12
ns
CK high-level width
tCH
0.45
0.55
0.45
0.55
0.45
0.55
tCK
CK low-level width
tCL
0.45
0.55
0.45
0.55
0.45
0.55
tCK
CK half period
tHP
min
(tCH, tCL)
—
min
(tCH, tCL)
—
min
(tCH, tCL)
—
tCK
DQ output access time from CK, /CK tAC
–0.7
0.7
–0.75
0.75
–0.75
0.75
ns
2, 11
DQS output access time from CK,
/CK
tDQSCK –0.6
0.6
–0.75
0.75
–0.75
0.75
ns
2, 11
DQS to DQ skew
tDQSQ
—
0.45
—
0.5
—
0.5
ns
3
DQ/DQS output hold time from DQS tQH
tHP – tQHS —
tHP – tQHS —
tHP – tQHS —
ns
Data hold skew factor
tQHS
—
0.55
—
0.75
—
0.75
ns
Data-out high-impedance time from
CK, /CK
Data-out low-impedance time from
CK, /CK
tHZ
–0.7
0.7
–0.75
0.75
–0.75
0.75
ns
5, 11
tLZ
–0.7
0.7
–0.75
0.75
–0.75
0.75
ns
6, 11
Read preamble
tRPRE
0.9
1.1
0.9
1.1
0.9
1.1
tCK
Read postamble
tRPST
0.4
0.6
0.4
0.6
0.4
0.6
tCK
DQ and DM input setup time
tDS
0.45
—
0.5
—
0.5
—
ns
8
DQ and DM input hold time
tDH
0.45
—
0.5
—
0.5
—
ns
8
DQ and DM input pulse width
tDIPW
1.75
—
1.75
—
1.75
—
ns
7
Write preamble setup time
tWPRES 0
—
0
—
0
—
ns
Write preamble
tWPRE
0.25
—
0.25
—
0.25
—
tCK
Write postamble
tWPST
0.4
0.6
0.4
0.6
0.4
0.6
tCK 9
Write command to first DQS latching
transition
tDQSS
0.75
1.25
0.75
1.25
0.75
1.25
tCK
DQS falling edge to CK setup time
tDSS
0.2
—
0.2
—
0.2
—
tCK
DQS falling edge hold time from CK tDSH
0.2
—
0.2
—
0.2
—
tCK
DQS input high pulse width
tDQSH
0.35
—
0.35
—
0.35
—
tCK
DQS input low pulse width
tDQSL
0.35
0.35
—
0.35
—
tCK
Address and control input setup time tIS
0.75
—
0.9
—
0.9
—
ns
8
Address and control input hold time tIH
0.75
—
0.9
—
0.9
—
ns
8
Address and control input pulse
width
Mode register set command cycle
time
tIPW
2.2
—
2.2
—
2.2
—
ns
7
tMRD
2
—
2
—
2
—
tCK
Active to Precharge command period tRAS
42
120000 45
120000
45
120000
ns
Active to Active/Auto-refresh
command period
Auto-refresh to Active/Auto-refresh
command period
tRC
60
—
65
—
65
—
ns
tRFC
72
—
75
—
75
—
ns
Active to Read/Write delay
tRCD
18
—
20
—
20
—
ns
Precharge to active command period tRP
18
—
20
—
20
—
ns
Active to Autoprecharge delay
tRAP
tRCD min. —
tRCD min. —
tRCD min. —
ns
Active to active command period
tRRD
12
—
15
—
15
—
ns
相關(guān)PDF資料
PDF描述
EDD1216AJTA-5C-E 128M bits DDR SDRAM
EDD1216AJTA-6B-E 128M bits DDR SDRAM
EDD1216AJTA-7A-E 128M bits DDR SDRAM
EDD1216AJTA-7B-E 128M bits DDR SDRAM
EDD1232AABH 128M bits DDR SDRAM (4M words x 32 bits)
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EDD1216AJTA-5C-E 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:128M bits DDR SDRAM
EDD1216AJTA-6B-E 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:128M bits DDR SDRAM
EDD1216AJTA-7A-E 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:128M bits DDR SDRAM
EDD1216AJTA-7B-E 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:128M bits DDR SDRAM
EDD1216ALTA 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:128 M-bit Synchronous DRAM with Double Data Rate (4-bank, SSTL_2)
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