參數(shù)資料
型號(hào)： DSP56364P
廠(chǎng)商： 飛思卡爾半導(dǎo)體(中國(guó))有限公司
元件分類(lèi)： 數(shù)字信號(hào)處理
英文描述： 24-Bit Audio Digital Signal Processor
中文描述： 24位音頻數(shù)字信號(hào)處理器
文件頁(yè)數(shù)： 22/148頁(yè)
文件大?。?/td> 1204K
代理商： DSP56364P
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Phase Lock Loop (PLL) Characteristics
DSP56364 Technical Data, Rev. 4
3-6
Freescale Semiconductor
3.8
Phase Lock Loop (PLL) Characteristics
Table 3-5 Clock Operation
No.
Characteristics
Symbol
Min
Max
1
Frequency of EXTAL (EXTAL Pin Frequency)
The rise and fall time of this external clock should be 3 ns maximum.
Ef
0
100.0
2
EXTAL input high
1, 2
With PLL disabled (46.7%–53.3% duty cycle
6
)
1
Measured at 50% of the input transition.
2
The maximum value for PLL enabled is given for minimum V
CO
and maximum MF.
ET
H
4.67 ns
∞
With PLL enabled (42.5%–57.5% duty cycle
6
)
4.25 ns
157.0
μ
s
3
EXTAL input low
1, 2
With PLL disabled (46.7%–53.3% duty cycle
6
)
ET
L
4.67 ns
∞
With PLL enabled (42.5%–57.5% duty cycle
6
)
4.25 ns
157.0
μ
s
4
EXTAL cycle time
2
With PLL disabled
ET
C
10.00 ns
∞
With PLL enabled
10.00 ns
273.1
μ
s
Table 3-6 PLL Characteristics
Characteristics
Min
Max
Unit
V
CO
frequency when PLL enabled (MF
×
E
f
×
2/PDF)
30
200
MHz
PLL external capacitor (PCAP pin to V
CCP
) (C
PCAP1
)
1
C
PCAP
is the value of the PLL capacitor (connected between the P
CAP
pin and V
CCP
). The recommended value in pF for
C
PCAP
can be computed from one of the following equations:
(MF x 680)-120, for MF
≤
4, or
MF x 1100, for MF > 4.
pF
@ MF
≤
4
(MF
×
580)
100
(MF
×
780)
140
@ MF > 4
MF
×
830
MF
×
1470
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