- 您現(xiàn)在的位置：買賣IC網 > PDF目錄1917 > DSP56303VL100B1 (Freescale Semiconductor)IC DSP 24BIT 100MHZ 196-BGA PDF資料下載
參數資料
| 型號： | DSP56303VL100B1 |
| 廠商： | Freescale Semiconductor |
| 文件頁數： | 27/108頁 |
| 文件大小： | 0K |
| 描述： | IC DSP 24BIT 100MHZ 196-BGA |
| 標準包裝： | 630 |
| 系列： | DSP563xx |
| 類型： | 定點 |
| 接口： | 主機接口，SSI，SCI |
| 時鐘速率： | 100MHz |
| 非易失內存： | ROM（576 B） |
| 芯片上RAM： | 24kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 3.30V |
| 工作溫度： | -40°C ~ 100°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 196-LBGA |
| 供應商設備封裝： | 196-MAPBGA（15x15） |
| 包裝： | 托盤 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁當前第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁
AC Electrical Characteristics
DSP56303 Technical Data, Rev. 11
Freescale Semiconductor
2-5
2.5.3
Phase Lock Loop (PLL) Characteristics
Table 2-5.
Clock Operation
No.
Characteristics
Symbol
100 MHz
Min
Max
1
Frequency of EXTAL (EXTAL Pin Frequency)
The rise and fall time of this external clock should be 3 ns maximum.
Ef
0
100.0
2
EXTAL input high1, 2
With PLL disabled (46.7%–53.3% duty cycle
6)
With PLL enabled (42.5%–57.5% duty cycle6)
ETH
4.67 ns
4.25 ns
∞
157.0
s
3
EXTAL input low
1, 2
With PLL disabled (46.7%–53.3% duty cycle6)
With PLL enabled (42.5%–57.5% duty cycle6)
ETL
4.67 ns
4.25 ns
∞
157.0
s
4
EXTAL cycle time2
With PLL disabled
With PLL enabled
ETC
10.00 ns
∞
273.1
s
5
Internal clock change from EXTAL fall with PLL disabled
4.3 ns
11.0 ns
6
a.Internal clock rising edge from EXTAL rising edge with PLL enabled (MF = 1 or 2 or
4, PDF = 1, Ef > 15 MHz)3,5
b. Internal clock falling edge from EXTAL falling edge with PLL enabled (MF
≤4, PDF ≠
1,
Ef / PDF > 15 MHz)3,5
0.0 ns
1.8 ns
7
Instruction cycle time = ICYC = TC
4
(see Table 2-4) (46.7%–53.3% duty cycle)
With PLL disabled
With PLL enabled
ICYC
20.0 ns
10.00 ns
∞
8.53
s
Notes:
1.
Measured at 50 percent of the input transition.
2.
The maximum value for PLL enabled is given for minimum VCO frequency (see Table 2-4) and maximum MF.
3.
Periodically sampled and not 100 percent tested.
4.
The maximum value for PLL enabled is given for minimum VCO frequency and maximum DF.
5.
The skew is not guaranteed for any other MF value.
6.
The indicated duty cycle is for the specified maximum frequency for which a part is rated. The minimum clock high or low time
required for correction operation, however, remains the same at lower operating frequencies; therefore, when a lower clock
frequency is used, the signal symmetry may vary from the specified duty cycle as long as the minimum high time and low time
requirements are met.
Table 2-6.
PLL Characteristics
Characteristics
100 MHz
Unit
Min
Max
Voltage Controlled Oscillator (VCO) frequency when PLL enabled
(MF
× E
f × 2/PDF)
30
200
MHz
PLL external capacitor (PCAP pin to VCCP) (CPCAP
1)
@ MF
≤4
@ MF > 4
(580
× MF) 100
830
× MF
(780
× MF) 140
1470
× MF
pF
Note:
CPCAP is the value of the PLL capacitor (connected between the PCAP pin and VCCP) computed using the appropriate expression
listed above.
相關PDF資料 |
PDF描述 |
|---|---|
| DSP56311VF150B1 | IC DSP 24BIT 150MHZ 196-BGA |
| DSP56321VF200R2 | IC DSP 24BIT 200MHZ 196-BGA |
| DSP56852VFE | IC DSP 16BIT 120MHZ 81-MAPBGA |
| DSP56854FGE | IC DSP 16BIT 120MHZ 128-LQFP |
| DSP56855BUE | IC DSP 16BIT 120MHZ 100-LQFP |
相關代理商/技術參數 |
參數描述 |
|---|---|
| DSP56304GC66 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:24-Bit Digital Signal Processor |
| DSP56304GC80 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:24-Bit Digital Signal Processor |
| DSP56304PV66 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:24-Bit Digital Signal Processor |
| DSP56304PV80 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:24-Bit Digital Signal Processor |
| DSP56305DS | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DSP56305 Single Chip Channel Codec Digital Signal Processor Data Sheet |
發(fā)布緊急采購，3分鐘左右您將得到回復。