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參數(shù)資料
| 型號(hào)： | DS26303LN-75+ |
| 廠商： | Maxim Integrated Products |
| 文件頁(yè)數(shù)： | 42/101頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC LIU E1/T1/J1 3.3V 144-ELQFP |
| 產(chǎn)品培訓(xùn)模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標(biāo)準(zhǔn)包裝： | 13 |
| 類型： | 線路接口裝置（LIU） |
| 驅(qū)動(dòng)器/接收器數(shù)： | 8/8 |
| 規(guī)程： | T1/E1/J1 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 144-LQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 144-LQFP 裸露焊盤 |
| 包裝： | 托盤 |
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DS26303: 3.3V, T1/E1/J1, Short-Haul, Octal Line Interface Unit
45 of 101
Register Name:
CCR
Register Description:
Clock Control Register
Register Address:
15h
Bit #
7
6
5
4
3
2
1
0
Name
PCLKS2
PCLKS1
PCLKS0
TECLKS
CLKA3
CLKA2
CLKA1
CLKA0
Default
0
Bits 7 to 5: PLL Clock Select (PCLKS[2:0]).
These bits determine the RCLK that is to be used as the input to the
PLL. If an LOS is detected for the channel that RCLK is recovered from, the PLL switches to MCLK until the LOS is
cleared. When the LOS is cleared, the selected RCLK is used again. See Table 5-15 for RCLK selection.
Table 5-15. PLL Clock Select
PCLKS[2:0]
PLL CLOCK
SELECTED
MC.PCLKI = 1
000
RCLK1
001
RCLK2
010
RCLK3
011
RCLK4
100
RCLK5
101
RCLK6
110
RCLK7
111
RCLK8
Bit 4: T1/E1 Clock Select (TECLKS).
When this bit is set the T1/E1 clock output is 2.048MHz. When this bit is
reset the T1/E1 clock rate is 1.544MHz.
Bits 3 to 0: Clock A Select (CLKA[3:0]).
These bits select the output frequency for CLKA pin. See Table 5-16 for
available frequencies.
Table 5-16. Clock A Select
CLKA[3:0]
MCLK (Hz)
0000
2.048M
0001
4.096M
0010
8.192M
0011
16.384M
0100
1.544M
0101
3.088M
0110
6.176M
0111
12.352M
1000
1.536M
1001
3.072M
1010
6.144M
1011
12.288M
1100
32k
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64k
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128k
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256k
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參數(shù)描述 |
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