參數(shù)資料
型號(hào)： CY37512P352-83BGC
英文描述： Electrically-Erasable Complex PLD
中文描述： 電可擦除復(fù)雜可編程邏輯器件
文件頁(yè)數(shù)： 31/66頁(yè)
文件大?。?/td> 2069K
代理商： CY37512P352-83BGC
Ultra37000 CPLD Family
Ultra37000: December 13, 1996
Revision: March 15, 2001
31
CY37064V
CY37128V
Typical 3.3V Power Consumption
(continued)
0
5
10
15
20
25
30
35
40
45
0
20
40
60
80
100
120
140
Frequency (MHz)
I
Low Power
High Speed
The typical pattern is a 16-bit up counter, per logic block, with outputs disabled.
V
CC
= 3.3V, T
A
= Room Temperature
0
10
20
30
40
50
60
70
80
0
20
40
60
Frequency (M H z)
80
100
120
140
I
Low Power
H igh Speed
The typical pattern is a 16-bit up counter, per logic block, with outputs disabled.
V
CC
= 3.3V, T
A
= Room Temperature
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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CY37512VP208-83NC 制造商:Cypress Semiconductor 功能描述:CPLD Ultra37000 Family 15K Gates 512 Macro Cells 83MHz CMOS Technology 3.3V 208-Pin PQFP
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