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參數(shù)資料
| 型號： | CS8406-CZZ |
| 廠商： | Cirrus Logic Inc |
| 文件頁數(shù)： | 6/28頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC XMITTER DGTL 192KHZ 28TSSOP |
| 標準包裝： | 50 |
| 類型： | 數(shù)字音頻接口發(fā)射器 |
| 應用： | 車載音頻 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-TSSOP（0.173"，4.40mm 寬） |
| 供應商設(shè)備封裝： | 28-TSSOP |
| 包裝： | 管件 |
| 產(chǎn)品目錄頁面： | 759 (CN2011-ZH PDF) |
| 配用： | 598-1017-ND - BOARD EVAL FOR CS8416 RCVR |
| 其它名稱： | 598-1121-5 |
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DS580F6
CS8406
a) With TCBL set to input, driving TCBL high for >3 OMCK clocks will cause a frame start, as well as a new
channel status block start.
b) If the serial audio input port is in Slave Mode and TCBL is set to output, the start of the A channel sub-
frame will be aligned with the leading edge of ILRCK.
The timing of TCBL, VLRCK, C, U, and V are illustrated in Figure 8 and Figure 9. VLRCK is the internal vir-
tual word clock signal, and is used here only to illustrate the timing of the C, U, and V bits. In Stereo Mode
VLRCK = AES3 frame rate and in Mono Mode VLRCK = 2 x AES3 frame rate. If the serial audio input port
is set to Slave Mode and TCBL is an output, VLRCK = ILRCK when SILRPOL = 0 and VLRCK = ILRCK
when SILRPOL = 1. If the serial audio input port is set to master mode and TCBL is a n input,
VLRCK = ILRCK when SILRPOL = 0 and VLRCK = ILRCK when SILRPOL = 1.
VCU[0]
VCU[1]
VCU[2]
VCU[3]
VCU[4]
VLRCK
V/C/U
Data [4]
Data [5]
Data [6]
Data [7]
Data [8]
SDIN
Data [0]
Data [1]
Data [2]
Data [3]
Data [4]
TXP(N)
Z
Y
X
Y
X
Tsetup
Thold
Tth
TCBL
Figure 8. AES3 Transmitter Timing for C, U, and V Pin Input Data, Stereo Mode
Note:
1. Tsetup 15% AES3 frame rate
2. Thold =0
3. Tth > 3 OMCKS if TCBL is an input
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ADAU1701JSTZ | IC AUDIO PROC 2ADC/4DAC 48-LQFP |
| CS8416-CZZ | IC RCVR DGTL 192KHZ 28TSSOP COMM |
| CS8416-CSZ | IC RCVR DGTL 192KHZ 28SOIC COMM |
| AD1895AYRSZ | IC CONV SAMPLE RATE ASYNC 28SSOP |
| ADAU1702JSTZ | IC AUDIO PROC 2ADC/4DAC 48-LQFP |
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參數(shù)描述 |
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