參數(shù)資料
型號： CDB4271
廠商： Cirrus Logic Inc
文件頁數(shù)： 14/29頁
文件大?。?/td> 0K
描述： EVAL BOARD CS4271 STEREO CODEC
標準包裝： 1
主要目的： 音頻編解碼器
嵌入式： 是，F(xiàn)PGA / CPLD
已用 IC / 零件： CS4271
主要屬性： 立體聲 24 位 192 kHz 采樣率
次要屬性： I²S，S/PDIF 輸入和輸出，模擬輸入和輸出，GUI
已供物品： 板，纜線，CD
產(chǎn)品目錄頁面： 754 (CN2011-ZH PDF)
相關(guān)產(chǎn)品： CS4271-DZZR-ND - IC CODEC 24BIT 114DB 28-TSSOP
CS4271-DZZ-ND - IC CODEC 24BIT 114DB 28-TSSOP
598-1041-5-ND - IC CODEC AUD 24BIT 114DB 28TSSOP
其它名稱： 598-1003
CS4271
DS592F1
21
SWITCHING CHARACTERISTICS - IC MODE CONTROL PORT
(Inputs: logic 0 = AGND, logic 1 = VL)
Notes: 21. Data must be held for sufficient time to bridge the 300 ns transition time of SCL.
Parameter
Symbol
Min
Max
Unit
IC Mode
SCL Clock Frequency.
fscl
-100
KHz
RST Rising Edge to Start.
tirs
500
-
ns
Bus Free Time Between Transmissions.
tbuf
4.7
-
s
Start Condition Hold Time (prior to first clock pulse).
thdst
4.0
-
s
Clock Low time.
tlow
4.7
-
s
Clock High Time.
thigh
4.0
-
s
Setup Time for Repeated Start Condition.
tsust
4.7
-
s
SDA Hold Time from SCL Falling.
(Note 21)
thdd
0-
s
SDA Setup time to SCL Rising.
tsud
250
-
ns
Rise Time of Both SDA and SCL Lines.
tr
-1
s
Fall Time of Both SDA and SCL Lines.
tf
-300
ns
Setup Time for Stop Condition.
tsusp
4.7
-
s
t
buf
t
hdst
t
hdst
t
low
t r
t f
t
hdd
t
high
t sud
t sust
t susp
Stop
Start
Stop
Repeated
SDA
SCL
t
irs
RST
Figure 6. IC Mode Control Port Timing
相關(guān)PDF資料
PDF描述
VLF302510MT-100M INDUCTOR POWER 10UH .59A SMD
UDQ2916LBTR IC MOTOR DRIVER PWM DUAL 24SOIC
ABC06DREF CONN EDGECARD 12POS .100 EYELET
GSM12DSEI-S13 CONN EDGECARD 24POS .156 EXTEND
6278027-4 C/A ST/MT-RJ, MM 4M1
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參數(shù)描述
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