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參數(shù)資料
| 型號： | AM29BDD160GB17DPBE |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | 16 Megabit (1 M x 16-bit/512 K x 32-Bit), CMOS 2.5 Volt-only Burst Mode, Dual Boot, Simultaneous Read/Write Flash Memory |
| 中文描述： | 16兆位（1 M中的x 16-bit/512畝× 32位），2.5伏的CMOS只突發(fā)模式，雙啟動，同步讀/寫閃存 |
| 文件頁數(shù)： | 61/79頁 |
| 文件大小： | 1368K |
| 代理商： | AM29BDD160GB17DPBE |
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June 7, 2006
Am29BDD160G
59
AC CHARACTERISTICS
Burst Mode Read
Note:
S
ee Product
S
elector Guide for minimum initial clock delay prior to initial valid data. t
IACC
may also be calculated using the
following formula: t
IACC
= (clock delays) x (clock period) + t
BACC
.
Parameter
Description
Speed Options
Unit
JEDEC
Std.
54D
64C
65A
t
IACC
Asynchronous Access Time ADV# Valid Clock
to Output Delay (See Note)
Max
54
64
67
ns
t
BACC
Burst Access Time Valid Clock to Output Delay
Max
9 FBGA 9.5
PQFP
10 FBGA 10
PQFP
17
ns
t
ADVCS
ADV# Setup Time to Rising (Falling) Edge of
CLK
Min
4
5
7
ns
t
ADVCH
ADV# Hold Time
Min
2
ns
t
ADVP
ADV# Pulse Width
Min
15
15
18
ns
t
BDH
Data Hold Time from Next Clock Cycle
Max
4
ns
t
DVCH
Valid Data Hold from CLK
Min
2
3
3
ns
t
DIND
CLK to Valid IND/WAIT#
Max
9 FBGA 9.5
PQFP
10 FBGA 10
PQFP
17
ns
t
INDH
IND/WAIT# Hold from CLK
Min
2
3
3
ns
t
IACC
CLK to Valid Data Out, Initial Burst Access
Max
54
60
68
ns
t
CLK
CLK Period
Min
15
18
25
ns
Max
60
t
CR
CLK Rise Time
Max
3
ns
t
CF
CLK Fall Time
Max
3
ns
t
CH
CLK High Time
Min
2.5
2.5
3
ns
t
CL
CLK Low Time
Min
2.5
2.5
3
ns
t
CH
CE# Hold Time
Min
3
ns
t
ACS
Address Setup Time to CLK (See Note)
Min
5
6
7
ns
t
ACH
Address Hold Time from ADV# Rising Edge
(See Note)
Min
1
2
2
ns
t
OE
Output Enable to Output Valid
Max
20
ns
t
DF
t
OEZ
Output Enable to Output High Z
Min
2
3
3
ns
Max
10
15
17
t
EHQZ
t
CEZ
Chip Enable to Output High Z
Max
10
15
17
ns
t
CES
CE# Setup Time to Clock
Min
4
5
6
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
|---|---|
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| AM29C01WW WAF | 制造商:Advanced Micro Devices 功能描述: |
| AM29C10API | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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