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參數(shù)資料
| 型號： | AK2305 |
| 廠商： | Asahi Kasei Microsystems Co.,Ltd |
| 元件分類： | Codec |
| 英文描述： | Dual PCM CODEC for ISDN TERMINAL ADAPTER |
| 中文描述： | 雙PCM編解碼器的ISDN終端適配器 |
| 文件頁數(shù)： | 11/43頁 |
| 文件大?。?/td> | 481K |
| 代理商： | AK2305 |
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ASAHI K ASEI [AK 2305]
C0029-E-02 11 1999/8
INTERFACE TIMING
<Non Multiplex>
PCM data of each channel are interfaced by each I/O pins(DX0 and DR0/DX1 and DR1) at the format of 8bits
in the period of 1 frame(125us) which synchronizes with the FSn(n=0,1). The timing of FS0 and FS1 can be set
at optionally as far as they synchronize with BCLK.
NOTE) First FS and Second FS
Only when BCLK=64kHz, it is possible to input the same clock to the first FS and the second FS. Except for
64kHz BCLK, 8 clock of BCLK x n (n=1-63 integral numbers) intervals of n slots are needed.
BCLK=4096kHz ( First FS = FS0 )
1
2
3
4
FS0
FS1
SLOT
63
64
1
DX0
DR0
2
3
ch0
output
ch0
input
ch0
output
ch0
input
4
DX1
DR1
ch1
output
ch1
input
ch1
output
ch1
input
BCLK=64kHz(LF) ( FS0 and FS1 at the same timing, First FS = FS0 )
1
2
3
4
FS0,FS1
7
8
1
DX0
DR0
2
3
4
DX1
DR1
5
6
1
2
3
4
7
8
1
2
3
4
5
6
BCLK
1
2
3
4
7
8
1
2
3
4
5
6
1
2
3
4
7
8
1
2
3
4
5
6
BCLK=64kHz(LF) ( First FS = FS0 )
1
2
3
4
FS0
FS1
7
8
1
DX0
DR0
2
3
4
DX1
DR1
5
6
1
2
3
4
7
8
1
2
3
4
5
6
1
2
3
4
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2
3
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5
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1
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6
BCLK
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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