參數(shù)資料
型號： ADZS-BF548-MPSKIT
廠商： Analog Devices Inc
文件頁數(shù)： 75/100頁
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描述： KIT STARTER MULTIMEDIA BF548
產(chǎn)品培訓模塊： Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
Multimedia Starter Kit
標準包裝： 1
系列： Blackfin®
類型： DSP：視頻
適用于相關(guān)產(chǎn)品： ADSP-BF548
所含物品： 評估板
Rev. C
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February 2010
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
ATAPI Multiword DMA Transfer Timing
Table 59 and Figure 48 through Figure 51 describe the ATAPI
multiword DMA transfer timing.
Table 59. ATAPI Multiword DMA Transfer Timing
ATAPI Parameter/Description
ATAPI_MULTI_TIM_x Timing Register
Setting1
Timing Equation
t0
Cycle time
TD, TK
(TD + TK)
× t
SCLK
tD
ATAPI_DIOR/ATAPI_DIOW asserted
Pulse Width
TD
× t
SCLK
tF
ATAPI_DIOR data hold
N/A
0
tG(write)
ATAPI_DIOW data setup
TD
× t
SCLK – (tSK1 + tSK2 + tSK4)
tG(read)
ATAPI_DIOR data setup
TD
tOD + tSUD + 2 × tBD + tCDD + tCDC
tH
ATAPI_DIOW data hold
TK
× t
SCLK – (tSK1 + tSK2 + tSK4)
tI
ATAPI_DMACK to
ATAPI_DIOR/ATAPI_DIOW setup
TM
× t
SCLK – (tSK1 + tSK2 + tSK4)
tJ
ATAPI_DIOR/ATAPI_DIOW to
ATAPI_DMACK hold
TK, TEOC_MDMA
(TK + TEOC_MDMA)
× t
SCLK – (tSK1 + tSK2 + tSK4)
tKR
ATAPI_DIOR negated pulse width
TKR
× t
SCLK
tKW
ATAPI_DIOW negated pulse width
TKW
× t
SCLK
tLR
ATAPI_DIOR to ATAPI_DMARQ delay N/A
(TD + TK)
× t
SCLK – (tOD + 2 × tBD + 2 × tCDC)
tM
ATAPI_CS0-1 valid to
ATAPI_DIOR/ATAPI_DIOW
TM
× t
SCLK – (tSK1 + tSK2 + tSK4)
tN
ATAPI_CS0-1 hold
TK, TEOC_MDMA
(TK + TEOC_MDMA)
× t
SCLK – (tSK1 + tSK2 + tSK4)
1 ATAPI timing register setting should be programmed with a value that guarantees parameter compliance with the ATA ANSI specification for an ATA device mode of
operation.
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ADZS-BF561-MMSKIT 功能描述:KIT STARTER MULTIMEDIA BF561 RoHS:是 類別:編程器，開發(fā)系統(tǒng) >> 通用嵌入式開發(fā)板和套件（MCU、DSP、FPGA、CPLD等） 系列:Blackfin® 標準包裝:1 系列:PICDEM™ 類型:MCU 適用于相關(guān)產(chǎn)品:PIC10F206，PIC16F690，PIC16F819 所含物品:板，線纜，元件，CD，PICkit 編程器 產(chǎn)品目錄頁面:659 (CN2011-ZH PDF)
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