參數(shù)資料
型號(hào)： ADV7342BSTZ
廠商： ANALOG DEVICES INC
元件分類(lèi)： DAC
英文描述： Multiformat Video Encoder Six, 11-Bit, 297 MHz DACs
中文描述： SERIAL INPUT LOADING, 11-BIT DAC, QFP64
封裝： ROHS COMPLIANT, MS-026BCD, LQFP-64
文件頁(yè)數(shù)： 32/88頁(yè)
文件大?。?/td> 1053K
代理商： ADV7342BSTZ
ADV7342/ADV7343
Table 19. Register 0x31 to Register 0x33
SR7 to
SR0
Register
0x31
ED/HD Mode
Register 2
Rev. 0 | Page 32 of 88
Bit Description
ED/HD Pixel Data Valid.
Bit Number
5
4
0
1
0
1
0
1
0
0
0
0
0
1
0
1
1
0
0
0
1
Register Setting
Pixel data valid off.
Pixel data valid on.
ED/HD test pattern off.
ED/HD test pattern on.
Hatch.
Field/frame.
Disabled.
Enabled.
Disabled.
11 IRE
6 IRE
1.5 IRE
Disabled.
Enabled.
0 clock cycles.
1 clock cycle.
2 clock cycles.
3 clock cycles.
4 clock cycles.
0 clock cycles.
1 clock cycle.
2 clock cycles.
3 clock cycles.
4 clock cycles.
Disabled.
Enabled.
Disabled.
Enabled.
Cb after falling edge of HSYNC.
Cr after falling edge of HSYNC.
0 must be written to these bits.
Disabled.
Enabled.
0 must be written to this bit.
Disabled.
Enabled.
4:4:4
4:2:2
Disabled.
Enabled.
Reset
Value
0x00
7
0
1
0
1
0
1
6
0
0
1
1
0
1
0
1
3
0
1
0
1
0
1
0
0
1
2
0
1
0
0
0
0
1
0
1
0
0
0
1
1
0
0
0
0
1
0
1
0
1
0
0
1
Reserved.
ED/HD Test Pattern Enable.
ED/HD Test Pattern Hatch/Field.
ED/HD VBI Open.
ED/HD Undershoot Limiter.
ED/HD Sharpness Filter.
0x00
ED/HD Y Delay with Respect to Falling
Edge of HSYNC.
ED/HD Color Delay with Respect to
Falling Edge of HSYNC.
ED/HD CGMS.
0x32
ED/HD Mode
Register 3
ED/HD CGMS CRC.
0x68
ED/HD Cr/Cb Sequence.
Reserved.
Sinc Compensation Filter on DAC 1,
DAC 2, DAC 3.
Reserved.
ED/HD Chroma SSAF.
ED/HD Chroma Input.
0x33
ED/HD Mode
Register 4
ED/HD Double Buffering.
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PDF描述
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