參數(shù)資料
型號： ADUC7122BBCZ
廠商： Analog Devices Inc
文件頁數(shù)： 72/96頁
文件大小： 0K
描述： IC ARM7TDMI MCU 126KB 108CSPBGA
特色產(chǎn)品： ADuC7122 Precision Analog Microcontroller
標(biāo)準(zhǔn)包裝： 1
系列： MicroConverter® ADuC7xxx
核心處理器： ARM7
芯體尺寸： 16/32-位
速度： 41.78MHz
連通性： I²C，SPI，UART/USART
外圍設(shè)備： POR，PWM，WDT
輸入/輸出數(shù)： 32
程序存儲器容量： 126KB（63K x 16）
程序存儲器類型： 閃存
RAM 容量： 8K x 8
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 13x12b，D/A 12x12b
振蕩器型： 內(nèi)部
工作溫度： -10°C ~ 95°C
封裝/外殼： 108-LFBGA，CSPBGA
包裝： 托盤
ADuC7122
Rev. 0 | Page 74 of 96
Table 115. PLAELMx MMR Bit Descriptions
Bit
Value
Description
31:11
Reserved.
10:9
Mux 0 control (see Table 118).
8:7
Mux 1 control (see Table 118).
6
Mux 2 control.
1
Set by user to select the output of Mux 0.
0
Cleared by user to select the bit value from the
PLADIN register.
5
Mux 3 control.
1
Set by user to select the input pin of the
particular element.
0
Cleared by user to select the output of Mux 1.
4:1
Look-up table control.
0000
0.
0001
NOR.
0010
B AND NOT A.
0011
NOT A.
0100
A AND NOT B.
0101
NOT B.
0110
EXOR.
0111
NAND.
1000
AND.
1001
EXNOR.
1010
B.
1011
NOT A OR B.
1100
A.
1101
A OR NOT B.
1110
OR.
1111
1.
0
Mux 4 control. Set by user to bypass the flip-
flop. Cleared by user to select the flip-flop
(cleared by default).
Table 116. PLACLK Register
Name
Address
Default Value
Access
PLACLK
0xFFFF0B40
0x00
R/W
PLACLK is the clock selection for the flip-flops of Block 0 and
Block 1. Note that the maximum frequency when using the
GPIO pins as the clock input for the PLA blocks is 41.78 MHz.
Table 117. PLACLK MMR Bit Descriptions
Bit
Value
Description
7
Reserved.
6:4
Block 1 clock source selection.
000
GPIO clock on P0.5.
001
GPIO clock on P0.0.
010
GPIO clock on P0.7.
011
HCLK.
100
External crystal (OCLK) (32.768 kHz).
101
Timer1 overflow.
Other
Reserved.
3
Reserved.
2:0
Block 0 clock source selection.
000
GPIO clock on P0.5.
001
GPIO clock on P0.0.
010
GPIO clock on P0.7.
011
HCLK.
100
External crystal (OCLK) (32.768 kHz).
101
Timer1 overflow.
Other
Reserved.
Table 118. Feedback Configuration
Bit
Value
PLAELM0
PLAELM1 to PLAELM7
PLAELM8
PLAELM9 to PLAELM15
10:9
00
Element 15
Element 0
Element 7
Element 8
01
Element 2
Element 10
10
Element 4
Element 12
11
Element 6
Element 14
8:7
00
Element 1
Element 9
01
Element 3
Element 11
10
Element 5
Element 13
11
Element 7
Element 15
相關(guān)PDF資料
PDF描述
AT91SAM9261B-CU MCU ARM9 ULTRA LOW PWR 217-LFBGA
VJ1825A183JBAAT4X CAP CER 0.018UF 50V 5% NP0 1825
ATMEGA128-16MU IC AVR MCU 128K 16MHZ 5V 64-QFN
VJ1825A183KBAAT4X CAP CER 0.018UF 50V 10% NP0 1825
ATMEGA128L-8MU IC AVR MCU 128K 8MHZ 3V 64-QFN
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參數(shù)描述
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