參數(shù)資料
型號(hào)： ADSP-BF542KBCZ-6A
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 85/100頁(yè)
文件大?。?/td> 0K
描述： IC DSP 16BIT 600MHZ 400CSBGA
標(biāo)準(zhǔn)包裝： 1
系列： Blackfin®
類型： 定點(diǎn)
接口： CAN，SPI，SSP，TWI，UART，USB
時(shí)鐘速率： 600MHz
非易失內(nèi)存： 外部
芯片上RAM： 132kB
電壓 - 輸入/輸出： 2.50V，3.30V
電壓 - 核心： 1.25V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 400-LFBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 400-CSPBGA（17x17）
包裝： 托盤
配用： ADZS-BF548-EZLITE-ND - KIT EZLITE ADZS-BF548
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Rev. C
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February 2010
USB On-The-Go-Dual-Role Device Controller Timing
Table 62 describes the USB On-The-Go Dual-Role Device Con-
troller timing requirements.
JTAG Test And Emulation Port Timing
Table 63 and Figure 60 describe JTAG port operations.
Table 62. USB On-The-Go Dual-Role Device Controller Timing Requirements
Parameter
Min
Max
Unit
Timing Requirements
fUSB
USB_XI frequency
9
33.3
MHz
FSUSB
USB_XI Clock Frequency Stability
–50
+50
ppm
Table 63. JTAG Port Timing
Parameter
Min
Max
Unit
Timing Parameters
tTCK
TCK Period
20
ns
tSTAP
TDI, TMS Setup Before TCK High
4
ns
tHTAP
TDI, TMS Hold After TCK High
4
ns
tSSYS
System Inputs Setup Before TCK High
1
4ns
tHSYS
System Inputs Hold After TCK High1
11
ns
tTRSTW
TRST Pulse-Width2 (measured in TCK cycles)
4
tTCK
Switching Characteristics
tDTDO
TDO Delay from TCK Low
10
ns
tDSYS
System Outputs Delay After TCK Low
3
016.5
ns
1 System inputs = PA15–0, PB14–0, PC13–0, PD15–0, PE15–0, PF15–0, PG15–0, PH13–0, PI15–0, PJ13–0, DQ15–0, DQS1–0, D15–0, ATAPI_PDIAG, RESET, NMI, and
BMODE3–0.
2 50 MHz Maximum
3 System outputs = PA15–0, PB14–0, PC13–0, PD15–0, PE15–0, PF15–0, PG15–0, PH13–0, PI15–0, PJ13–0, DQ15–0, DQS1–0, D15–0, DA12–0, DBA1–0, DQM1–0,
DCLK0-1, DCLK0–1, DCS1–0, DCLKE, DRAS, DCAS, DWE, AMS3–0, ABE1–0, AOE, ARE, AWE, CLKOUT, A3–1, and MFS.
Figure 60. JTAG Port Timing
TCK
TMS
TDI
TDO
SYSTEM
INPUTS
SYSTEM
OUTPUTS
tTCK
tSTAP
tHTAP
tDTDO
tSSYS
tHSYS
tDSYS
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PDF描述
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參數(shù)描述
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