參數(shù)資料
型號(hào): ADSP-BF542KBCZ-6A
廠商: Analog Devices Inc
文件頁(yè)數(shù): 71/100頁(yè)
文件大小: 0K
描述: IC DSP 16BIT 600MHZ 400CSBGA
標(biāo)準(zhǔn)包裝: 1
系列: Blackfin®
類(lèi)型: 定點(diǎn)
接口: CAN,SPI,SSP,TWI,UART,USB
時(shí)鐘速率: 600MHz
非易失內(nèi)存: 外部
芯片上RAM: 132kB
電壓 - 輸入/輸出: 2.50V,3.30V
電壓 - 核心: 1.25V
工作溫度: 0°C ~ 70°C
安裝類(lèi)型: 表面貼裝
封裝/外殼: 400-LFBGA,CSPBGA
供應(yīng)商設(shè)備封裝: 400-CSPBGA(17x17)
包裝: 托盤(pán)
配用: ADZS-BF548-EZLITE-ND - KIT EZLITE ADZS-BF548
Rev. C
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February 2010
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
HOSTDP A/C Timing-Host Read Cycle
Table 54 and Figure 45 describe the HOSTDP A/C host read
cycle timing requirements.
Table 54. Host Read Cycle Timing Requirements
Parameter
Min
Max
Units
Timing Requirements
tSADRDL
HOST_ADDR and HOST_CE Setup Before HOST_RD Falling Edge
4
ns
tHADRDH
HOST_ADDR and HOST_CE Hold After HOST_RD Rising Edge
2.5
ns
tRDWL
HOST_RD Pulse Width Low (ACK Mode)
tDRDYRDL + tRDYPRD + tDRDHRDY
ns
tRDWL
HOST_RD Pulse Width Low (INT Mode)
1.5
× t
SCLK + 8.7
ns
tRDWH
HOST_RD Pulse Width High or Time Between HOST_RD Rising Edge and
HOST_WR Falling Edge
2
× t
SCLK
ns
tDRDHRDY HOST_RD Rising Edge Delay After HOST_ACK Rising Edge (ACK Mode) 0
ns
Switching Characteristics
tSDATRDY
HOST_D15–0 Valid Prior HOST_ACK Rising Edge (ACK Mode)
tSCLK – 4.0
ns
tDRDYRDL
HOST_ACK Falling Edge After HOST_CE (ACK Mode)
11.25
ns
tRDYPRD
HOST_ACK Low Pulse-Width for Read Access (ACK Mode)
NM
1
ns
tDDARWH
HOST_D15–0 Disable After HOST_RD
8.0
ns
tACC
HOST_D15–0 Valid After HOST_RD Falling Edge (INT Mode)
1.5
× t
SCLK
ns
tHDARWH
HOST_D15–0 Hold After HOST_RD Rising Edge
1.0
ns
1 NM (Not Measured) — This parameter is based on t
SCLK. It is not measured because the number of SCLK cycles for which HOST_ACK remains low depends on the Host
DMA FIFO status. This is system design dependent.
In Figure 45, HOST_DATA is HOST_D0–D15.
Figure 45. HOSTDP A/C—Host Read Cycle
HOST_RD
HOST_ACK
HOST_DATA
tSADRDL
tHADRDH
tDRDHRDY
tHDARWH
tRDYPRD
tDRDYRDL
tSDATRDY
HOST_ADDR
HOST_CE
tRDWL
tRDWH
tACC
tDDARWH
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