Asynchronous Memory Read Cycle Timing Table 15 and Figure 12 describe Asynchronous Memory Read Cycle timing. Table 15. A" />
參數資料
型號： ADSP-BF535PBB-300
廠商： Analog Devices Inc
文件頁數： 21/44頁
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 16BIT 260BGA
產品培訓模塊： Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
標準包裝： 1
系列： Blackfin®
類型： 定點
接口： PCI，SPI，SSP，UART，USB
時鐘速率： 300MHz
非易失內存： 外部
芯片上RAM： 308kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.50V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 260-BBGA
供應商設備封裝： 260-PBGA（19x19）
包裝： 托盤
ADSP-BF535
–28–
REV. A
Asynchronous Memory Read Cycle Timing
Table 15 and Figure 12 describe Asynchronous Memory Read
Cycle timing.
Table 15. Asynchronous Memory Read Cycle Timing
Parameter
Min
Max
Unit
Timing Requirements
tSDAT
DATA31 – 0 Setup Before CLKOUT
2.1
ns
tHDAT
DATA31 – 0 Hold After CLKOUT
2.6
ns
tSARDY
ARDY Setup Before CLKOUT
4.0
ns
tHARDY
ARDY Hold After CLKOUT
–1.0
ns
Switching Characteristics
tDO
Output Delay After CLKOUT
1
7.0
ns
tHO
Output Hold After CLKOUT
1
0.8
ns
1 Output pins include
AMS3–0, ABE3–0, ADDR25–2, AOE, ARE.
Figure 12. Asynchronous Memory Read Cycle Timing
tDO
tSDAT
CLKOUT
AMSx
ABE3–0
tHO
BE, ADDRESS
READ
tHDAT
DATA31–0
AOE
tDO
tSARDY
tHARDY
ACCESS EXTENDED
3CYCLES
HOLD
1CYCLE
ARE
tHARDY
ARDY
ADDR25–2
SETUP
2CYCLES
PROGRAMMED READ ACCESS
4CYCLES
tHO
tSARDY
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PDF描述
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VJ1206A680JBCAT4X CAP CER 68PF 200V 5% NP0 1206
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