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參數(shù)資料
| 型號： | ADSP-BF534BBCZ-5B |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 27/68頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP CTRLR 16BIT 500MHZ 182BGA |
| 產(chǎn)品培訓模塊： | Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 標準包裝： | 1 |
| 系列： | Blackfin® |
| 類型： | 定點 |
| 接口： | CAN，SPI，SSP，TWI，UART |
| 時鐘速率： | 500MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 132kB |
| 電壓 - 輸入/輸出： | 2.50V，3.30V |
| 電壓 - 核心： | 1.26V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LFBGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 208-CSPBGA |
| 包裝： | 托盤 |
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Rev. J
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|
February 2014
External Port Bus Request and Grant Cycle Timing
bus grant operations.
Table 26. External Port Bus Request and Grant Cycle Timing
Parameter1, 2
Min
Max
Unit
Timing Requirements
tBS
BR Asserted to CLKOUT Low Setup
4.6
ns
tBH
CLKOUT Low to BR Deasserted Hold Time
0.0
ns
Switching Characteristics
tSD
CLKOUT Low to AMSx, Address, and ARE/AWE Disable
4.5
ns
tSE
CLKOUT Low to AMSx, Address, and ARE/AWE Enable
4.5
ns
tDBG
CLKOUT High to BG Asserted Setup
3.6
ns
tEBG
CLKOUT High to BG Deasserted Hold Time
3.6
ns
tDBH
CLKOUT High to BGH Asserted Setup
3.6
ns
tEBH
CLKOUT High to BGH Deasserted Hold Time
3.6
ns
1 These timing parameters are based on worst-case operating conditions.
2 The pad loads for these timing parameters are 20 pF.
Figure 13. External Port Bus Request and Grant Cycle Timing
AMSx
CLKOUT
BG
BGH
BR
ADDR 19-1
ABE1-0
tBH
tBS
tSD
tSE
tSD
tSE
t
EBG
tDBG
t
EBH
tDBH
AWE
ARE
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