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參數(shù)資料
| 型號： | ADSP-BF534BBCZ-5B |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 11/68頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP CTRLR 16BIT 500MHZ 182BGA |
| 產品培訓模塊： | Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 標準包裝： | 1 |
| 系列： | Blackfin® |
| 類型： | 定點 |
| 接口： | CAN，SPI，SSP，TWI，UART |
| 時鐘速率： | 500MHz |
| 非易失內存： | 外部 |
| 芯片上RAM： | 132kB |
| 電壓 - 輸入/輸出： | 2.50V，3.30V |
| 電壓 - 核心： | 1.26V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LFBGA，CSPBGA |
| 供應商設備封裝： | 208-CSPBGA |
| 包裝： | 托盤 |
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Rev. J
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February 2014
PIN DESCRIPTIONS
The ADSP-BF534/ADSP-BF536/ADSP-BF537 processors pin
definitions are listed in Table 9. In order to maintain maximum
functionality and reduce package size and pin count, some pins
have dual, multiplexed functions. In cases where pin function is
reconfigurable, the default state is shown in plain text, while the
alternate function is shown in italics. Pins shown with an aster-
isk after their name (*) offer high source/high sink current
capabilities.
All pins are three-stated during and immediately after reset,
with the exception of the external memory interface, asynchro-
nous and synchronous memory control, and the buffered XTAL
output pin (CLKBUF). On the external memory interface, the
control and address lines are driven high, with the exception of
CLKOUT, which toggles at the system clock rate. If BR is active
(whether or not RESET is asserted), the memory pins are also
three-stated. During hibernate, all outputs are three-stated
unless otherwise noted in Table 9.
All I/O pins have their input buffers disabled with the exception
of the pins noted in the data sheet that need pull-ups or pull-
downs if unused.
The SDA (serial data) and SCL (serial clock) pins are open drain
and therefore require a pull-up resistor. Consult version 2.1 of
the I2C specification for the proper resistor value.
Table 9. Pin Descriptions
Pin Name
Type Function
Driver
Type1
Memory Interface
ADDR19–1
O
Address Bus for Async Access
A
DATA15–0
I/O
Data Bus for Async/Sync Access
A
ABE1–0/SDQM1–0
O
Byte Enables/Data Masks for Async/Sync Access
A
BR
I
Bus Request (This pin should be pulled high when not used.)
BG
OBus Grant
A
BGH
O
Bus Grant Hang
A
Asynchronous Memory Control
AMS3–0
O
Bank Select (Require pull-ups if hibernate is used.)
A
ARDY
I
Hardware Ready Control
AOE
O
Output Enable
A
ARE
ORead Enable
A
AWE
OWrite Enable
A
Synchronous Memory Control
SRAS
O
Row Address Strobe
A
SCAS
O
Column Address Strobe
A
SWE
OWrite Enable
A
SCKE
O
Clock Enable(Requires a pull-down if hibernate with SDRAM self-refresh is
used.)
A
CLKOUT
O
Clock Output
B
SA10
O
A10 Pin
A
SMS
OBank Select
A
相關PDF資料 |
PDF描述 |
|---|---|
| THJA684K025RJN | CAP TANT 0.68UF 25V 10% 1206 |
| V72A15E400BF3 | CONVERTER MOD DC/DC 15V 400W |
| MLP2016SR47M | INDUCTOR MULTILAYER .47UH 0806 |
| VI-BTT-CY-F3 | CONVERTER MOD DC/DC 6.5V 50W |
| XC95288XL-10CSG280C | IC CPLD 288MCELL 10NS 280-CSBGA |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| ADSPBF534BBCZ5BX | 制造商:Analog Devices 功能描述: |
| ADSP-BF534SBBC1-ENG | 制造商:Analog Devices 功能描述: |
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