參數(shù)資料
型號： ADSP-3PARCBF548E02
廠商： Analog Devices Inc
文件頁數(shù)： 48/100頁
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描述： KIT DEV STARTER BF548
產品培訓模塊： Arcturus uCBF54x-EMM
特色產品： uCBF54x Start Kit and System Module by Arcturus
標準包裝： 1
系列： Blackfin®
類型： DSP
適用于相關產品： ADSP-BF548
所含物品： 板，線纜，CD，帶麥克風的耳機，模塊，電源
相關產品： ADSP-BF548MBBCZ-5M-ND - IC DSP 533MHZ W/DDR 400CSPBGA
ADSP-BF548BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Rev. C
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February 2010
External Port Bus Request and Grant Cycle Timing
on Page 52 describe external port bus request and grant cycle
operations for synchronous and for asynchronous BR.
Table 35. External Port Bus Request and Grant Cycle Timing with Synchronous BR
Parameter
Min
Max
Unit
Timing Requirements
tBS
BR Asserted to CLKOUT Low Setup
5.0
ns
tBH
CLKOUT Low to BR Deasserted Hold Time
0.0
ns
Switching Characteristics
tSD
CLKOUT Low to AMSx, Address, and ARE/AWE Disable
5.0
ns
tSE
CLKOUT Low to AMSx, Address, and ARE/AWE Enable
5.0
ns
tDBG
CLKOUT Low to BG Asserted Output Delay
4.0
ns
tEBG
CLKOUT Low to BG Deasserted Output Hold
4.0
ns
tDBH
CLKOUT Low to BGH Asserted Output Delay
3.6
ns
tEBH
CLKOUT Low to BGH Deasserted Output Hold
3.6
ns
Figure 21. External Port Bus Request and Grant Cycle Timing with Synchronous BR
AMSx
CLKOUT
BG
BGH
BR
ADDR 19-1
ABE1-0
tBH
tBS
tSD
tSE
tSD
tSE
t
EBG
tDBG
t
EBH
tDBH
AWE
ARE
相關PDF資料
PDF描述
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參數(shù)描述
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