Memory Read—Bus Master Use these specifications for asynchronous inte" />
參數(shù)資料
型號(hào)： ADSP-21371KSWZ-2B
廠商： Analog Devices Inc
文件頁數(shù)： 20/48頁
文件大?。?/td> 0K
描述： IC DSP 32BIT 266MHZ 208-LQFP
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點(diǎn)
接口： DAI，DPI
時(shí)鐘速率： 266MHz
非易失內(nèi)存： ROM（512 kB）
芯片上RAM： 128kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.20V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 208-LQFP 裸露焊盤
供應(yīng)商設(shè)備封裝： 208-LQFP-EP（28x28）
包裝： 托盤
ADSP-21371
Memory Read—Bus Master
Use these specifications for asynchronous interfacing to memo
ries. Note that timing for ACK, DATA, RD, WR, and strobe
timing parameters only apply to asynchronous access mode.
Table 25. Memory Read—Bus Master
Parameter
Min
Max
Unit
Timing Requirements
tDAD
Address, Selects Delay to Data Valid1, 2
tDRLD
RD Low to Data Valid1
tSDS
Data Setup to RD High
tHDRH
Data Hold from RD High3, 4
tDAAK
ACK Delay from Address, Selects2, 5
tDSAK
ACK Delay from RD Low4
Switching Characteristics
tDRHA
Address Selects Hold After RD High
tDARL
Address Selects to RD Low2
tRW
RD Pulse Width
tRWR
RD High to WR, RD, Low
2.2
0
RHC + 0.38
tSDCLK–3.3
W – 1.4
HI + tSDCLK–0.8
W+tSDCLK –5.12
W – 3
tSDCLK–10.1+ W
W – 7.0
ns
W = (number of wait states specified in AMICTLx register) × tSDCLK.
HI = RHC + IC (RHC = (number of Read Hold Cycles specified in AMICTLx register) x tSDCLK
IC = (number of idle cycles specified in AMICTLx register) x tSDCLK).
H = (number of hold cycles specified in AMICTLx register) x tSDCLK.
1 Data delay/setup: System must meet tDAD, tDRLD, or tSDS.
2 The falling edge of MSx, is referenced.
3 Note that timing for ACK, DATA, RD, WR, and strobe timing parameters only apply to asynchronous access mode.
4 Data hold: User must meet tHDRH in asynchronous access mode. See Test Conditions on Page 44 for the calculation of hold times given capacitive and dc loads.
5 ACK delay/setup: User must meet t
DAAK, or tDSAK, for deassertion of ACK (low). For asynchronous assertion of ACK (high) user must meet tDAAK or tDSAK.
ADDRESS
MSx
RD
DATA
ACK
WR
tDARL
tRW
tDAD
tDAAK
tHDRH
tRWR
tDRLD
tDRHA
tDSAK
tSDS
Figure 17. Memory Read—Bus Master
Rev. 0
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Page 27 of 48
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June 2007
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PDF描述
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