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參數(shù)資料
| 型號： | ADSP-21261SKBCZ150 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 31/44頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 32BIT 150MHZ 136-CSPBGA |
| 產(chǎn)品培訓(xùn)模塊： | SHARC Processor Overview |
| 標準包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | DAI，SPI |
| 時鐘速率： | 150MHz |
| 非易失內(nèi)存： | ROM（384 kB） |
| 芯片上RAM： | 128kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.20V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 136-LFBGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 136-CSPBGA（12x12） |
| 包裝： | 托盤 |
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ADSP-21261
Rev. 0
|
Page 37 of 44
|
March 2006
OUTPUT DRIVE CURRENTS
Figure 28 shows typical I-V characteristics for the output driv-
ers of the ADSP-21261. The curves represent the current drive
capability of the output drivers as a function of output voltage.
TEST CONDITIONS
The ac signal specifications (timing parameters) appear in
Table 9 on Page 18 through Table 31 on Page 36. These include
output disable time, output enable time, and capacitive loading.
Timing is measured on signals when they cross the 1.5 V level as
described in Figure 30. All delays (in nanoseconds) are mea-
sured between the point that the first signal reaches 1.5 V and
the point that the second signal reaches 1.5 V.
CAPACITIVE LOADING
Output delays and holds are based on standard capacitive loads:
how output delays and holds vary with load capacitance. The
graphs of Figure 31, Figure 32, and Figure 33 may not be linear
outside the ranges shown for Typical Output Delay vs. Load
Capacitance and Typical Output Rise Time (20%–80%, V =
Min) vs. Load Capacitance.
Figure 28. ADSP-21261 Typical Drive
Figure 29. Equivalent Device Loading for AC Measurements
(Includes All Fixtures)
Figure 30. Voltage Reference Levels for AC Measurements
SWEEP (VDDEXT) VOLTAGE (V)
–20
03.5
0.5
1.0
1.5
2
2.5
3.0
0
–40
–30
20
40
–10
S
O
U
R
C
E
(V
D
E
X
T
)
C
U
R
E
N
T
(m
A
)
VOL
3.11V, 70°C
3.3V, 25°C
3.47V, 0°C
VOH
30
10
3.11V, 70°C
3.3V, 25°C
3.47V, 0°C
1.5V
30pF
TO
OUTPUT
PIN
50
INPUT
OR
OUTPUT
1.5V
Figure 31. Typical Output Rise/Fall Time
(20% to 80%, VDDEXT = Max)
Figure 32. Typical Output Rise/Fall Time
(20% to 80%, VDDEXT = Min)
LOAD CAPACITANCE (pF)
8
0
120
40
100
12
4
2
10
6
R
IS
E
A
N
D
F
A
L
T
IM
E
S
(n
s
)
y = 0.0722x + 1.4042
80
60
20
RISE
FALL
y = 0.0904x + 1.9426
LOAD CAPACITANCE (pF)
12
0120
20
40
60
80
100
10
8
6
4
R
IS
E
A
N
D
F
A
L
T
IM
E
S
(n
s
)
2
0
y = 0.0915x + 2.2207
y = 0.0728x +1.6336
RISE
FALL
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參數(shù)描述 |
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