參數(shù)資料
型號： ADSP-21261SKBCZ150
廠商： Analog Devices Inc
文件頁數(shù)： 13/44頁
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描述： IC DSP 32BIT 150MHZ 136-CSPBGA
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標準包裝： 1
系列： SHARC®
類型： 浮點
接口： DAI，SPI
時鐘速率： 150MHz
非易失內(nèi)存： ROM（384 kB）
芯片上RAM： 128kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.20V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 136-LFBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 136-CSPBGA（12x12）
包裝： 托盤
Rev. 0
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March 2006
ADSP-21261
Reset
Interrupts
The timing specification in Table 12 and Figure 10 applies to the
FLAG0, FLAG1, and FLAG2 pins when they are configured as
IRQ0, IRQ1, and IRQ2 interrupts. Also applies to DAI_P20–1
pins when configured as interrupts.
Core Timer
The timing specification in Table 13 and Figure 11 applies to
FLAG3 when it is configured as the core timer (CTIMER).
Table 11. Reset
Parameter
Min
Max
Unit
Timing Requirements
tWRST
RESET Pulse Width Low
1
4tCK
ns
tSRST
RESET Setup Before CLKIN Low
8
ns
1 Applies after the power-up sequence is complete. At power-up, the processor’s internal phase-locked loop requires no more than 100
μs while RESET is low, assuming
stable VDD and CLKIN (not including start-up time of external clock oscillator).
Figure 9. Reset
CLKIN
RESET
tWRST
tSRST
Table 12. Interrupts
Parameter
Min
Max
Unit
Timing Requirement
tIPW
IRQx Pulse Width
2 × tCCLK +2
ns
Figure 10. Interrupts
DAI_P20–1
(FLAG2–0)
(IRQ2–0)
tIPW
Table 13. Core Timer
Parameter
Min
Max
Unit
Switching Characteristic
tWCTIM
CTIMER Pulse Width
4 × tCCLK – 1
ns
Figure 11. Core Timer
FLAG3
(CTIMER)
tWCTIM
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PDF描述
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