參數(shù)資料
型號(hào)： ADSP-21261SKBCZ150
廠(chǎng)商： Analog Devices Inc
文件頁(yè)數(shù)： 26/44頁(yè)
文件大?。?/td> 0K
描述： IC DSP 32BIT 150MHZ 136-CSPBGA
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類(lèi)型： 浮點(diǎn)
接口： DAI，SPI
時(shí)鐘速率： 150MHz
非易失內(nèi)存： ROM（384 kB）
芯片上RAM： 128kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.20V
工作溫度： 0°C ~ 70°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 136-LFBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 136-CSPBGA（12x12）
包裝： 托盤(pán)
Rev. 0
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March 2006
ADSP-21261
Input Data Port (IDP)
The timing requirements for the IDP are given in Table 27 and
Figure 23. IDP Signals (SCLK, FS, SDATA) are routed to the
DAI_P20–1 pins using the SRU. Therefore, the timing specifica-
tions provided below are valid at the DAI_P20–1 pins.
Table 27. Input Data Port (IDP)
Parameter
Min
Max
Unit
Timing Requirements
tSISFS
FS Setup Before SCLK Rising Edge
1
2.5
ns
tSIHFS
FS Hold After SCLK Rising Edge
1
2.5
ns
tSISD
SData Setup Before SCLK Rising Edge1
2.5
ns
tSIHD
SData Hold After SCLK Rising Edge1
2.5
ns
tIDPCLKW
Clock Width
7
ns
tIDPCLK
Clock Period
20
ns
1 DATA, SCLK, and FS can come from any of the DAI pins. SCLK and FS can also come via the precision clock generators (PCG) or SPORTs. PCG input can be either
CLKIN or any of the DAI pins.
Figure 23. Input Data Port (IDP)
DAI_P20–1
(SCLK)
DAI_P20–1
(FS)
SAMPLE EDGE
tSISD
tSIHD
tSISFS
tSIHFS
tIDPCLKW
DAI_P20–1
(SDATA)
tIDPCLK
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PDF描述
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