參數(shù)資料
型號： ADSP-21161N
廠商： Analog Devices, Inc.
元件分類： 數(shù)字信號處理
英文描述： DSP Microcomputer
中文描述： DSP微機
文件頁數(shù)： 35/60頁
文件大?。?/td> 1019K
代理商： ADSP-21161N
–35–
REV. A
ADSP-21161N
Three-State Timing – Bus Master, Bus Slave
These specifications show how the memory interface is disabled
(stops driving) or enabled (resumes driving) relative to CLKIN
and the
SBTS
pin. This timing is applicable to bus master tran-
sition cycles (BTC) and host transition cycles (HTC) as well as
the
SBTS
pin.
During reset, the DSP will not respond to
SBTS
,
HBR
, and
MMS accesses. Although the DSP will recognize
HBR
asserted
before reset, a
HBG
will not be returned by the DSP until after
reset is deasserted and the DSP completes bus synchronization.
Table 23. Three-State Timing – Bus Master, Bus Slave
Parameter
Timing Requirements
t
STSCK
t
HTSCK
Min
Max
Unit
SBTS
Setup Before CLKIN
SBTS
Hold After CLKIN
6
2
ns
ns
Switching Characteristics
t
MIENA
t
MIENS
t
MIENHG
t
MITRA
t
MITRS
t
MITRHG
t
DATEN
t
DATTR
t
ACKEN
t
ACKTR
t
CDCEN
t
CDCTR
t
ATRHBG
t
STRHBG
t
BTRHBG
t
MENHBG
Address/Select Enable After CLKIN High
Strobes Enable After CLKIN High
1
HBG
Enable After CLKIN
Address/Select Disable After CLKIN High
Strobes Disable After CLKIN High
HBG
Disable After CLKIN
2
Data Enable After CLKIN
3
Data Disable After CLKIN
3
ACK Enable After CLKIN High
ACK Disable After CLKIN High
CLKOUT Enable After CLKIN
2
CLKOUT Disable After CLKIN
Address/Select Disable Before
HBG
Low
4
RD
/
WR
/
DMAGx
Disable Before
HBG
Low
4
BMS
Disable Before
HBG
Low
4
Memory Interface Enable After
HBG
High
4
1.5
1.5
1.5
–0.5t
CKOP
–
20
t
CKOP
–
0.25
t
CCLK
17
0.5t
CKOP
+N
×
t
CCLK
–
20
1.5
1.5
1.5
0.2
0.5t
CKOP
+N
×
t
CCLK
t
CKOP
5
1.5t
CKOP
–6
t
CKOP
+
0.25
t
CCLK
4
0.5t
CKOP
–4
t
CKOP
–5
9
+9
9
–0.5t
CKOP
–
15
t
CKOP
–
0.25
t
CCLK
12.5
0.5t
CKOP
+N
×
t
CCLK
–
15
10
6
9
5
0.5t
CKOP
+N
×
t
CCLK
+5
t
CKOP
1.5t
CKOP
+2
t
CKOP
+
0.25
t
CCLK
+3
0.5t
CKOP
+2
t
CKOP
+5
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
1
Strobes =
RD
,
WR
,
DMAGx
.
2
Where N = 0.5, 1.0, 1.5 for 1:2, 1:3, and 1:4, respectively.
3
In addition to bus master transition cycles, these specs also apply to bus master and bus slave synchronous read/write.
4
Memory Interface = Address,
RD
,
WR
,
MSx
,
DMAGx
, and
BMS
(in EPROM boot mode).
BMS
is only an output in EPROM boot mode.
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