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參數(shù)資料
| 型號(hào)： | ADSP-21060LKB-160 |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | RES, 2.2 K SM CHIP 5% 50V 1/16 WATT, 0603 |
| 中文描述： | 48-BIT, 40 MHz, OTHER DSP, PBGA225 |
| 封裝： | PLASTIC, MS-034AAJ-2, BGA-225 |
| 文件頁數(shù)： | 27/47頁 |
| 文件大?。?/td> | 366K |
| 代理商： | ADSP-21060LKB-160 |
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ADSP-21060/ADSP-21060L
–27–
REV. D
ADSP-21060
Min
ADSP-21060L
Parameter
Max
Min
Max
Units
Read Cycle
Timing Requirements:
t
SADRDL
t
HADRDH
t
WRWH
t
DRDHRDY
t
DRDHRDY
Address Setup/
CS
Low before
RD
Low
1
Address Hold/
CS
Hold Low after
RD
RD
/
WR
High Width
RD
High Delay after REDY (O/D) Disable
RD
High Delay after REDY (A/D) Disable
0
0
6
0
0
0
0
6
0
0
ns
ns
ns
ns
ns
Switching Characteristics:
t
SDATRDY
t
DRDYRDL
t
RDYPRD
Data Valid before REDY Disable from Low
REDY (O/D) or (A/D) Low Delay after
RD
Low
REDY (O/D) or (A/D) Low Pulsewidth
for Read
Data Disable after
RD
High
2
2
ns
ns
10
10.5
45 + 21DT/16
2
45 + 21DT/16
2
ns
ns
t
HDARWH
8
8.5
Write Cycle
Timing Requirements:
t
SCSWRL
t
HCSWRH
t
SADWRH
t
HADWRH
t
WWRL
t
WRWH
t
DWRHRDY
CS
Low Setup before
WR
Low
CS
Low Hold after
WR
High
Address Setup before
WR
High
Address Hold after
WR
High
WR
Low Width
RD
/
WR
High Width
WR
High Delay after REDY
(O/D) or (A/D) Disable
Data Setup before
WR
High
Data Hold after
WR
High
0
0
5
2
7
6
0
0
5
2
7
6
ns
ns
ns
ns
ns
ns
0
5
1
0
5
1
ns
ns
ns
t
SDATWH
t
HDATWH
Switching Characteristics:
t
DRDYWRL
REDY (O/D) or (A/D) Low Delay
after
WR
/
CS
Low
REDY (O/D) or (A/D) Low Pulsewidth
for Write
REDY (O/D) or (A/D) Disable to CLKIN
10
10.5
ns
t
RDYPWR
15 + 7DT/16
1 + 7DT/16
15 + 7DT/16
1 + 7DT/16
ns
ns
t
SRDYCK
8 + 7DT/16
8 + 7DT/16
NOTE
1
Not required if
RD
and address are valid t
HBGRCSV
after
HBG
goes low. For first access after
HBR
asserted, ADDR
31-0
must be a non-MMS value 1/2 t
CLK
before
RD
or
WR
goes low or by t
HBGRCSV
after HBG goes low. This is easily accomplished by driving an upper address signal high when
HBG
is asserted. See the “Host Proces-
sor Control of the ADSP-2106x” section in the
ADSP-2106x SHARC User’s Manual, Second Edition.
CLKIN
REDY (O/D)
O/D = OPEN DRAIN, A/D = ACTIVE DRIVE
t
SRDYCK
REDY (A/D)
Figure 18a. Synchronous REDY Timing
Asynchronous Read/Write—Host to ADSP-2106x
Use these specifications for asynchronous host processor accesses
of an ADSP-2106x, after the host has asserted
CS
and
HBR
(low). After
HBG
is returned by the ADSP-2106x, the host can
drive the
RD
and
WR
pins to access the ADSP-2106x’s internal
memory or IOP registers.
HBR
and
HBG
are assumed low for
this timing.
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