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參數(shù)資料
| 型號(hào)： | ADCLK854/PCBZ |
| 廠商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 7/16頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | BOARD EVALUATION FOR ADCLK845 |
| 設(shè)計(jì)資源： | Clock Distribution Circuit with Pin-Programmable Output Frequency, Output Logic Levels, and Fanout (CN0152) |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 主要目的： | 計(jì)時(shí)，時(shí)鐘緩沖器 / 驅(qū)動(dòng)器 / 接收器 / 變換器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | ADCLK854 |
| 主要屬性： | 2 輸入，12 輸出 |
| 次要屬性： | CMOS，LVDS 輸出 |
| 已供物品： | 板 |
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ADCLK854
Rev. 0 | Page 15 of 16
still meet receiver input requirements in some applications. This
can be useful when driving long trace lengths on less critical
networks.
CMOS
10
50
100
VS
07
21
8-
02
7
Figure 27. CMOS Output with Far End Termination
Because of the limitations of single-ended CMOS clocking,
consider using differential outputs when driving high speed
signals over long traces. The ADCLK854 offers LVDS outputs
that are better suited for driving long traces wherein the inherent
noise immunity of differential signaling provides superior
performance for clocking converters.
INPUT TERMINATION OPTIONS
For single-ended operation always bypass unused input to
GND, as shown in Figure 31.
termination into VS/2. In addition, a way to negate the 30 mV
input offset is with external resistor values; for example, using a
1.8 V CMOS with long traces to provide far end termination.
100
CLK
100
CLK
0
72
18
-028
Figure 28. Typical AC-Coupled or DC-Coupled LVDS or HSTL Configuration
(See Table 8 for More Information)
CLK
VCC
0
72
18
-02
9
Figure 29. Typical AC-Coupled or DC-Coupled CML Configuration
(See Table 8 for CML Coupling Limitations)
CLK
50
VCC – 2V
CLK
50
VCC – 2V
07
21
8-
03
0
Figure 30. Typical AC-Coupled or DC-Coupled PECL Configuration
(See Table 8 for LVPECL DC-Coupling Limitations)
CLK
07
21
8-
031
Figure 31. Typical 1.8 V CMOS Configurations for Short Trace Lengths
(See Table 8 for CMOS Compatibility)
CLK
VREF
07
21
8-
03
2
Figure 32. Use of VREF to Provide Low Impedance Termination into VS/2
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ECM31DCSH-S288 | CONN EDGECARD 62POS .156 EXTEND |
| RNF-100-MINI-SPL-3/8-BK | HEATSHRINK RNF-100 3/8"X35' BLK |
| MLF2012DR39M | INDUCTOR MULTILAYER .39UH 0805 |
| ADCLK948/PCBZ | BOARD EVALUATION FOR ADCLK948 |
| MLF2012DR33M | INDUCTOR MULTILAYER .33UH 0805 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ADCLK905 | 制造商:AD 制造商全稱:Analog Devices 功能描述:Ultrafast SiGe ECL Clock/Data Buffers |
| ADCLK905/PCBZ | 功能描述:BOARD EVAL FOR ADCLK905 16LFCSP RoHS:是 類別:編程器，開(kāi)發(fā)系統(tǒng) >> 評(píng)估演示板和套件 系列:- 標(biāo)準(zhǔn)包裝:1 系列:- 主要目的:電信，線路接口單元（LIU） 嵌入式:- 已用 IC / 零件:IDT82V2081 主要屬性:T1/J1/E1 LIU 次要屬性:- 已供物品:板，電源，線纜，CD 其它名稱:82EBV2081 |
| ADCLK905BCPZ-R2 | 功能描述:IC CLK/DATA BUFF DVR 1:1 16LFCSP RoHS:是 類別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 時(shí)鐘緩沖器，驅(qū)動(dòng)器 系列:SIGe 標(biāo)準(zhǔn)包裝:74 系列:- 類型:扇出緩沖器（分配） 電路數(shù):1 比率 - 輸入:輸出:1:10 差分 - 輸入:輸出:是/是 輸入:HCSL, LVCMOS, LVDS, LVPECL, LVTTL 輸出:HCSL，LVDS 頻率 - 最大:400MHz 電源電壓:3 V ~ 3.6 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:32-VFQFN 裸露焊盤(pán) 供應(yīng)商設(shè)備封裝:32-QFN（5x5） 包裝:管件 |
| ADCLK905BCPZ-R7 | 功能描述:IC CLK/DATA BUFF DVR 1:1 16LFCSP RoHS:是 類別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 時(shí)鐘緩沖器，驅(qū)動(dòng)器 系列:SIGe 產(chǎn)品培訓(xùn)模塊:High Bandwidth Product Overview 標(biāo)準(zhǔn)包裝:1,000 系列:Precision Edge® 類型:扇出緩沖器（分配） 電路數(shù):1 比率 - 輸入:輸出:1:4 差分 - 輸入:輸出:是/是 輸入:CML，LVDS，LVPECL 輸出:CML 頻率 - 最大:2.5GHz 電源電壓:2.375 V ~ 2.625 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:16-VFQFN 裸露焊盤(pán)，16-MLF? 供應(yīng)商設(shè)備封裝:16-MLF?（3x3） 包裝:帶卷 (TR) |
| ADCLK905BCPZ-TR | 制造商:Analog Devices 功能描述:1:1 ECL,,7 GBPPS CLOCK/DATA BUFFERS - Tape and Reel |
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