參數(shù)資料
型號： ADAU1461WBCPZ-RL
廠商： Analog Devices Inc
文件頁數(shù)： 57/88頁
文件大小： 0K
描述： IC SIGMADSP 24BIT 96KHZ PLL 32
標準包裝： 5,000
系列： SigmaDSP®
類型： 音頻處理器
應用： 車載音頻
安裝類型： 表面貼裝
封裝/外殼： 32-VFQFN 裸露焊盤，CSP
供應商設備封裝： 32-LFCSP-VQ
包裝： 帶卷 (TR)
ADAU1461
Rev. 0 | Page 60 of 88
R14: ALC Control 3, 16,404 (0x4014)
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
NGTYP[1:0]
NGEN
NGTHR[4:0]
Table 46. ALC Control 3 Register
Bits
Bit Name
Description
[7:6]
NGTYP[1:0]
Noise gate type. When the input signal falls below the threshold for 250 ms, the noise gate can hold a constant
PGA gain, mute the ADC output, fade the PGA gain to the minimum gain value, or fade then mute.
Setting
Noise Gate
00
Hold PGA constant (default)
01
Mute ADC output (digital mute)
10
Fade to PGA minimum value (analog fade)
11
Fade then mute (analog fade/digital mute)
5
NGEN
Noise gate enable.
0 = disabled (default).
1 = enabled.
[4:0]
NGTHR[4:0]
Noise gate threshold. When the input signal falls below the threshold for 250 ms, the noise gate is activated.
A 1 LSB increase corresponds to a 1.5 dB change. See Table 91 for a complete list of the threshold settings.
Setting
Threshold
00000
76.5 dB (default)
00001
75 dB
…
11110
31.5 dB
11111
30 dB
R15: Serial Port Control 0, 16,405 (0x4015)
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Reserved
SPSRS
LRMOD
BPOL
LRPOL
CHPF[1:0]
MS
Table 47. Serial Port Control 0 Register
Bits
Bit Name
Description
6
SPSRS
Serial port sampling rate source.
0 = converter rate set in Register R17 (default).
1 = DSP rate set in Register R57.
5
LRMOD
LRCLK mode sets the LRCLK for either a 50% duty cycle or a pulse. The pulse mode should be at least 1 BCLK wide.
0 = 50% duty cycle (default).
1 = pulse mode.
4
BPOL
BCLK polarity sets the BCLK edge that triggers a change in audio data. This can be set for the falling or rising
edge of the BCLK.
0 = falling edge (default).
1 = rising edge.
3
LRPOL
LRCLK polarity sets the LRCLK edge that triggers the beginning of the left channel audio frame. This can be set
for the falling or rising edge of the LRCLK.
0 = falling edge (default).
1 = rising edge.
[2:1]
CHPF[1:0]
Channels per frame sets the number of channels per LRCLK frame.
Setting
Channels per LRCLK Frame
00
Stereo (default)
01
TDM 4
10
TDM 8
11
Reserved
0
MS
Serial data port bus mode. Both LRCLK and BCLK are master of the serial port when set in master mode and are
serial port slave in slave mode.
0 = slave mode (default).
1 = master mode.
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