參數(shù)資料
型號(hào)： ADAU1461WBCPZ-RL
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 54/88頁(yè)
文件大?。?/td> 0K
描述： IC SIGMADSP 24BIT 96KHZ PLL 32
標(biāo)準(zhǔn)包裝： 5,000
系列： SigmaDSP®
類型： 音頻處理器
應(yīng)用： 車載音頻
安裝類型： 表面貼裝
封裝/外殼： 32-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 32-LFCSP-VQ
包裝： 帶卷 (TR)
ADAU1461
Rev. 0 | Page 58 of 88
R12: ALC Control 1, 16,402 (0x4012)
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
ALCHOLD[3:0]
ALCTARG[3:0]
Table 44. ALC Control 1 Register
Bits
Bit Name
Description
[7:4]
ALCHOLD[3:0]
ALC hold time. The ALC hold time is the amount of time that the ALC waits after a decrease in input level before
increasing the gain to achieve the target level. The recommended minimum setting is 21 ms (0011) to prevent
distortion of low frequency signals. The hold time doubles with every 1-bit increase.
Setting
Hold Time
0000
2.67 ms (default)
0001
5.34 ms
0010
10.68 ms
0011
21.36 ms
0100
42.72 ms
0101
85.44 ms
0110
170.88 ms
0111
341.76 ms
1000
683.52 ms
1001
1.367 sec
1010
2.7341 sec
1011
5.4682 sec
1100
10.936 sec
1101
21.873 sec
1110
43.745 sec
1111
87.491 sec
[3:0]
ALCTARG[3:0]
ALC target. The ALC target sets the desired ADC input level. The PGA gain is adjusted by the ALC to reach this
target level. The recommended target level is between 16 dB and 10 dB to accommodate transients without
clipping the ADC.
Setting
ALC Target
0000
28.5 dB (default)
0001
27 dB
0010
25.5 dB
0011
24 dB
0100
22.5 dB
0101
21 dB
0110
19.5 dB
0111
18 dB
1000
16.5 dB
1001
15 dB
1010
13.5 dB
1011
12 dB
1100
10.5 dB
1101
9 dB
1110
7.5 dB
1111
6 dB
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PDF描述
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