- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄10956 > ADAU1373BCBZ-R7 (Analog Devices Inc)IC CODEC LP W/HDPH AMP 81WLSCP PDF資料下載
參數(shù)資料
| 型號(hào)： | ADAU1373BCBZ-R7 |
| 廠(chǎng)商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 238/296頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC CODEC LP W/HDPH AMP 81WLSCP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類(lèi)型： | 音頻編解碼器 |
| 數(shù)據(jù)接口： | I²C，串行 |
| 分辨率（位）： | 24 b |
| ADC / DAC 數(shù)量： | 1 / 2 |
| 三角積分調(diào)變： | 是 |
| S/N 比，標(biāo)準(zhǔn) ADC / DAC (db)： | 96 / 96 |
| 動(dòng)態(tài)范圍，標(biāo)準(zhǔn) ADC / DAC (db)： | 96 / 96 |
| 電壓 - 電源，模擬： | 1.62 V ~ 1.98 V |
| 電壓 - 電源，數(shù)字： | 1.08 V ~ 1.98 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類(lèi)型： | 表面貼裝 |
| 封裝/外殼： | 81-UFBGA，WLCSP |
| 供應(yīng)商設(shè)備封裝： | 81-WLCSP（4.05x3.82） |
| 包裝： | 標(biāo)準(zhǔn)包裝 |
| 其它名稱(chēng)： | ADAU1373BCBZ-R7DKR |
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)第124頁(yè)第125頁(yè)第126頁(yè)第127頁(yè)第128頁(yè)第129頁(yè)第130頁(yè)第131頁(yè)第132頁(yè)第133頁(yè)第134頁(yè)第135頁(yè)第136頁(yè)第137頁(yè)第138頁(yè)第139頁(yè)第140頁(yè)第141頁(yè)第142頁(yè)第143頁(yè)第144頁(yè)第145頁(yè)第146頁(yè)第147頁(yè)第148頁(yè)第149頁(yè)第150頁(yè)第151頁(yè)第152頁(yè)第153頁(yè)第154頁(yè)第155頁(yè)第156頁(yè)第157頁(yè)第158頁(yè)第159頁(yè)第160頁(yè)第161頁(yè)第162頁(yè)第163頁(yè)第164頁(yè)第165頁(yè)第166頁(yè)第167頁(yè)第168頁(yè)第169頁(yè)第170頁(yè)第171頁(yè)第172頁(yè)第173頁(yè)第174頁(yè)第175頁(yè)第176頁(yè)第177頁(yè)第178頁(yè)第179頁(yè)第180頁(yè)第181頁(yè)第182頁(yè)第183頁(yè)第184頁(yè)第185頁(yè)第186頁(yè)第187頁(yè)第188頁(yè)第189頁(yè)第190頁(yè)第191頁(yè)第192頁(yè)第193頁(yè)第194頁(yè)第195頁(yè)第196頁(yè)第197頁(yè)第198頁(yè)第199頁(yè)第200頁(yè)第201頁(yè)第202頁(yè)第203頁(yè)第204頁(yè)第205頁(yè)第206頁(yè)第207頁(yè)第208頁(yè)第209頁(yè)第210頁(yè)第211頁(yè)第212頁(yè)第213頁(yè)第214頁(yè)第215頁(yè)第216頁(yè)第217頁(yè)第218頁(yè)第219頁(yè)第220頁(yè)第221頁(yè)第222頁(yè)第223頁(yè)第224頁(yè)第225頁(yè)第226頁(yè)第227頁(yè)第228頁(yè)第229頁(yè)第230頁(yè)第231頁(yè)第232頁(yè)第233頁(yè)第234頁(yè)第235頁(yè)第236頁(yè)第237頁(yè)當(dāng)前第238頁(yè)第239頁(yè)第240頁(yè)第241頁(yè)第242頁(yè)第243頁(yè)第244頁(yè)第245頁(yè)第246頁(yè)第247頁(yè)第248頁(yè)第249頁(yè)第250頁(yè)第251頁(yè)第252頁(yè)第253頁(yè)第254頁(yè)第255頁(yè)第256頁(yè)第257頁(yè)第258頁(yè)第259頁(yè)第260頁(yè)第261頁(yè)第262頁(yè)第263頁(yè)第264頁(yè)第265頁(yè)第266頁(yè)第267頁(yè)第268頁(yè)第269頁(yè)第270頁(yè)第271頁(yè)第272頁(yè)第273頁(yè)第274頁(yè)第275頁(yè)第276頁(yè)第277頁(yè)第278頁(yè)第279頁(yè)第280頁(yè)第281頁(yè)第282頁(yè)第283頁(yè)第284頁(yè)第285頁(yè)第286頁(yè)第287頁(yè)第288頁(yè)第289頁(yè)第290頁(yè)第291頁(yè)第292頁(yè)第293頁(yè)第294頁(yè)第295頁(yè)第296頁(yè)
ADAU1373
Rev. 0 | Page 46 of 296
The PLL block consists of a digital PLL (DPLL), followed by an
analog PLL (APLL) with multiplexer. This architecture allows
flexibility in providing the clock to the ADAU1373. The DPLL
can accept clock rates from 8 kHz to 8 MHz and outputs clock
frequencies from 8 MHz to 27 MHz. The APLL can accept the
clock output from the DPLL and provide further fine resolution
to generate the clocks for internal blocks. If the input clock is
greater than 8 MHz, the DPLL can be powered down to save
power. In such a case, the external clock can be sent directly to
the APLL. See Figure 93 for a diagram of clock distribution
inside the ADAU1373.
÷N
EXTERNAL CLOCK > 8MHz
BCLKA
BCLKB
BCLKC
MCLK1
LRCLKA
LRCLKB
LRCLKC
GPIO1
GPIO2
GPIO3
GPIO4
MCLK2
DPLLB_REF_SEL
DPLLB_NDIV
1....1024
IN 11 STEPS
8kHz TO 8MHz
REG. 0x2F DPLLB_CTRL
DPLLB
DPLLB_CLK_OUT
DPLLB LOCK
INDICATOR
÷ X
× (R + N/M)
REG. 0x30 THROUGH REG. 0x35 PLLB CONTROL REGISTER
EXTERNAL CLOCK
(1024 × 48kHz)/(1024 × 44.1kHz)
PLLB BYPASS
PLL
X = 1 TO 4
X = 1 DEFAULT
R = 0 TO 15
M AND N 16-BIT BINARY NUMBER
R = 2 DEFAULT
M = 253 DEFAULT
N = 0 DEFAULT
APLLB CLOCK OUT
FS_A_EXT
ASRCA
DSP
DIGITAL
AUDIO
INTERFACE A
ADC/
DMIC1_DOUT
DECIMATOR
DMIC2_DOUT
ADC/
DMIC1
ADC
64 × fS
DAC1
DAC2
DIGITAL MIC 2 INPUT
DAC1_PB
FDSP_CH0_DOUT
MCLK2_OUT
AIFCLK_A
AIFCLK_B
÷ (P + 1)
5-BIT DIVIDER
P = 0 TO 31
÷1 TO 32
48kHz × 256
44.1kHz × 256
32kHz × 256
CLK2 OUT
×1024
÷N
EXTERNAL CLOCK > 8MHz
BCLKA
BCLKB
BCLKC
MCLK1
LRCLKA
LRCLKB
LRCLKC
GPIO1
GPIO2
GPIO3
GPIO4
MCLK2
DPLLA_REF_SEL
DPLLA_NDIV
1....1024
IN 11 STEPS
8kHz TO 8MHz
REG. 0x28 DPLLA_CTRL
DPLLA
PLLB
PLLA
DPLLA_CLK_OUT
DPLLA LOCK
INDICATOR
fINA
÷ X
× (R + N/M)
REG. 0x29 THROUGH REG. 0x2E PLLA CONTROL REGISTER
EXTERNAL CLOCK
(1024 × 48kHz)/(1024 × 44.1kHz)
PLLA BYPASS
CORE CLOCK ENABLE
PLL
X = 1 TO 4
X = 1 DEFAULT
R = 0 TO 15
M AND N 16-BIT BINARY NUMBER
R = 2 DEFAULT
M = 253 DEFAULT
N = 0 DEFAULT
APLLA CLOCK OUT
ANALOG PLLA
ANALOG PLLB
CLK1SDIV
ADC CLK/
DAC1/2 CLK
MCLK1 OUT
AIFCLKB
÷ (J + 1)
3-BIT DIVIDER
J = 0 TO 7
÷1 TO 8
÷ 2
÷ (P + 1)
5-BIT DIVIDER
P = 0 TO 31
÷1 TO 32
INT CLK/
DEC CLK/
FDSP CLK
ASRC CLK/
AIFCLKA
MCLK1DIV
CLK1_SOURCE_DIV (REG. 0x40)
CLK1ODIV
CLK1_OUTPUT_DIV (REG. 0x41)
CLK2ODIV
CLK2_OUTPUT_DIV (REG. 0x43)
128 ×
fs
128 ×
fs
256 ×
fs
÷ (K + 1)
3-BIT DIVIDER
K = 0 TO 7
÷1 TO 8
32kHz × 256
44.1kHz × 256
48kHz × 256
256 ×
fs
CLK2SDIV
÷ (J + 1)
3-BIT DIVIDER
J = 0 TO 7
÷1 TO 8
MCLK2DIV
CLK2_SOURCE_DIV (REG. 0x42)
÷ (K + 1)
3-BIT DIVIDER
K = 0 TO 7
÷1 TO 8
CLK1 OUT
×1024
DMIC_CLK
DIGITAL MIC 1 INPUT
ANALOG IN MIXER
OUTPUT MIXER
DECIMATOR
DAC2_PB
AIFA_REC
AIFA_PB
AIFB_REC
AIFB_PB
AIFC_REC
AIFC_PB
FDSP_CH0_DIN
FDSP_CH1_DOUT
FDSP_CH1_DIN
FDSP_CH2_DOUT
FDSP_CH2_DIN
FDSP_CH3_DOUT
FDSP_CH3_DIN
FDSP_CH4_DOUT
FDSP_CH4_DIN
DEC_CLK (128 × fS)
FDSP_CLK (128 × fS)
ASRC_CLK (256 × fS)
MIX/MUX
BCLK_A
DOUT_A
DIN_A
FS_A_INT
BCLK_A
DOUT_A
DIN_A
FS_DSP
BCLK_DSP
DOUT_DSP
DIN_DSP
FS_B_EXT
ASRCB
DIGITAL
AUDIO
INTERFACE B
AIFCLK_A
AIFCLK_B
BCLK_B
DOUT_B
DIN_B
FS_B_INT
BCLK_B
DOUT_B
DIN_B
FS_DSP
BCLK_DSP
DOUT_DSP
DIN_DSP
FS_C_EXT
ASRCC
DIGITAL
AUDIO
INTERFACE C
AIFCLK A
AIFCLK B
(256 × fS)
BCLK_C
DOUT_C
DIN_C
FS_C_INT
BCLK_C
DOUT_C
DIN_C
FS_DSP
BCLK_DSP
DOUT_DSP
DIN_DSP
08
975
-01
3
fINB
Figure 93. Clock Distribution
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| VI-22K-IY-F1 | CONVERTER MOD DC/DC 40V 50W |
| VI-22J-IY-F2 | CONVERTER MOD DC/DC 36V 50W |
| VI-22H-IY-F3 | CONVERTER MOD DC/DC 52V 50W |
| VI-224-IY-F4 | CONVERTER MOD DC/DC 48V 50W |
| VI-223-IY-F2 | CONVERTER MOD DC/DC 24V 50W |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ADAU1373BCBZ-RL | 功能描述:IC CODEC LP CLASS G HP 81WLCSP RoHS:是 類(lèi)別:集成電路 (IC) >> 接口 - 編解碼器 系列:- 標(biāo)準(zhǔn)包裝:2,500 系列:- 類(lèi)型:立體聲音頻 數(shù)據(jù)接口:串行 分辨率（位）:18 b ADC / DAC 數(shù)量:2 / 2 三角積分調(diào)變:是 S/N 比，標(biāo)準(zhǔn) ADC / DAC (db):81.5 / 88 動(dòng)態(tài)范圍，標(biāo)準(zhǔn) ADC / DAC (db):82 / 87.5 電壓 - 電源，模擬:2.6 V ~ 3.3 V 電壓 - 電源，數(shù)字:1.7 V ~ 3.3 V 工作溫度:-40°C ~ 85°C 安裝類(lèi)型:表面貼裝 封裝/外殼:48-WFQFN 裸露焊盤(pán) 供應(yīng)商設(shè)備封裝:48-TQFN-EP（7x7） 包裝:帶卷 (TR) |
| ADAU1381 | 制造商:AD 制造商全稱(chēng):Analog Devices 功能描述:Low Noise Stereo Codec with Enhanced Recording and Playback Processing |
| ADAU1381BCBZ-RL | 功能描述:IC AUDIO CODEC STEREO LN 30WLCSP RoHS:是 類(lèi)別:集成電路 (IC) >> 接口 - 編解碼器 系列:- 標(biāo)準(zhǔn)包裝:2,500 系列:- 類(lèi)型:立體聲音頻 數(shù)據(jù)接口:串行 分辨率（位）:18 b ADC / DAC 數(shù)量:2 / 2 三角積分調(diào)變:是 S/N 比，標(biāo)準(zhǔn) ADC / DAC (db):81.5 / 88 動(dòng)態(tài)范圍，標(biāo)準(zhǔn) ADC / DAC (db):82 / 87.5 電壓 - 電源，模擬:2.6 V ~ 3.3 V 電壓 - 電源，數(shù)字:1.7 V ~ 3.3 V 工作溫度:-40°C ~ 85°C 安裝類(lèi)型:表面貼裝 封裝/外殼:48-WFQFN 裸露焊盤(pán) 供應(yīng)商設(shè)備封裝:48-TQFN-EP（7x7） 包裝:帶卷 (TR) |
| ADAU1381BCBZ-RL7 | 功能描述:IC AUDIO CODEC STEREO LN 30WLCSP RoHS:是 類(lèi)別:集成電路 (IC) >> 接口 - 編解碼器 系列:- 標(biāo)準(zhǔn)包裝:2,500 系列:- 類(lèi)型:立體聲音頻 數(shù)據(jù)接口:串行 分辨率（位）:18 b ADC / DAC 數(shù)量:2 / 2 三角積分調(diào)變:是 S/N 比，標(biāo)準(zhǔn) ADC / DAC (db):81.5 / 88 動(dòng)態(tài)范圍，標(biāo)準(zhǔn) ADC / DAC (db):82 / 87.5 電壓 - 電源，模擬:2.6 V ~ 3.3 V 電壓 - 電源，數(shù)字:1.7 V ~ 3.3 V 工作溫度:-40°C ~ 85°C 安裝類(lèi)型:表面貼裝 封裝/外殼:48-WFQFN 裸露焊盤(pán) 供應(yīng)商設(shè)備封裝:48-TQFN-EP（7x7） 包裝:帶卷 (TR) |
| ADAU1381BCPZ | 功能描述:IC AUDIO CODEC STEREO LN 32LFCSP RoHS:是 類(lèi)別:集成電路 (IC) >> 接口 - 編解碼器 系列:- 標(biāo)準(zhǔn)包裝:2,500 系列:- 類(lèi)型:立體聲音頻 數(shù)據(jù)接口:串行 分辨率（位）:18 b ADC / DAC 數(shù)量:2 / 2 三角積分調(diào)變:是 S/N 比，標(biāo)準(zhǔn) ADC / DAC (db):81.5 / 88 動(dòng)態(tài)范圍，標(biāo)準(zhǔn) ADC / DAC (db):82 / 87.5 電壓 - 電源，模擬:2.6 V ~ 3.3 V 電壓 - 電源，數(shù)字:1.7 V ~ 3.3 V 工作溫度:-40°C ~ 85°C 安裝類(lèi)型:表面貼裝 封裝/外殼:48-WFQFN 裸露焊盤(pán) 供應(yīng)商設(shè)備封裝:48-TQFN-EP（7x7） 包裝:帶卷 (TR) |
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。