參數(shù)資料
型號： AD9956YCPZ-REEL7
廠商： Analog Devices Inc
文件頁數(shù)： 31/32頁
文件大小： 0K
描述： IC SYNTHESIZER 1.8V 48LFCSP
產(chǎn)品培訓(xùn)模塊： Direct Digital Synthesis Tutorial Series (1 of 7): Introduction
Direct Digital Synthesizer Tutorial Series (7 of 7): DDS in Action
Direct Digital Synthesis Tutorial Series (3 of 7): Angle to Amplitude Converter
Direct Digital Synthesis Tutorial Series (6 of 7): SINC Envelope Correction
Direct Digital Synthesis Tutorial Series (4 of 7): Digital-to-Analog Converter
Direct Digital Synthesis Tutorial Series (2 of 7): The Accumulator
標(biāo)準(zhǔn)包裝： 750
分辨率（位）： 14 b
主 fclk： 3GHz
調(diào)節(jié)字寬（位）： 48 b
電源電壓： 1.71 V ~ 1.96 V
工作溫度： -40°C ~ 125°C
安裝類型： 表面貼裝
封裝/外殼： 48-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 48-LFCSP-VQ（7x7）
包裝： 帶卷 (TR)
配用： AD9956-VCO/PCBZ-ND - BOARD EVAL 14BIT 1.8V 48LFCSP
AD9956/PCBZ-ND - BOARD EVAL FOR AD9956
AD9956
Rev. A | Page 8 of 32
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
TOTAL SYSTEM JITTER AND PHASE NOISE FOR
105.33 MHz ADC CLOCK GENERATION CIRCUIT
tions section
Converter Limiting Jitter
0.53
ps rms
Resultant SNR
67
dB
Phase Noise of Fundamental
@ 10 Hz Offset
75
dBc/Hz
@ 100 Hz Offset
87
dBc/Hz
@ 1 kHz Offset
93
dBc/Hz
@ 10 kHz Offset
105
dBc/Hz
@ 100 kHz Offset
145
dBc/Hz
@ ≥1 MHz Offset
152
dBc/Hz
1 The input impedance of the REFCLK input is 1500 . However, in order to provide matching on the clock line, an external 50 load is used.
2 Driving the PLLREF input buffer, the crystal oscillator section of this input stage performs up to only 30 MHz.
3 The charge pump output compliance range is functionally 0.2 V to (CP_VDD 0.2 V). The value listed here is the compliance range for 5% matching.
4 Measured as peak-to-peak from DRV to DRV.
5 For a 4.02 k resistor from DRV_RSET to GND.
6 Assumes a 1 mA load.
7 I/O_UPDATE/PS<2:0> are detected by the AD9956 synchronous to the rising edge of SYNC_CLK. Each latency measurement is from the first SYNC_CLK rising edge
after the I/O_UPDATE/PS<2:0> state change.
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PDF描述
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