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參數(shù)資料
| 型號： | AD9952YSVZ-REEL7 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 3/28頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DDS DAC 14BIT 1.8V 48TQFP |
| 產(chǎn)品培訓(xùn)模塊： | Direct Digital Synthesis Tutorial Series (1 of 7): Introduction Direct Digital Synthesizer Tutorial Series (7 of 7): DDS in Action Direct Digital Synthesis Tutorial Series (3 of 7): Angle to Amplitude Converter Direct Digital Synthesis Tutorial Series (6 of 7): SINC Envelope Correction Direct Digital Synthesis Tutorial Series (4 of 7): Digital-to-Analog Converter Direct Digital Synthesis Tutorial Series (2 of 7): The Accumulator |
| 標(biāo)準(zhǔn)包裝： | 500 |
| 分辨率（位）： | 14 b |
| 主 fclk： | 400MHz |
| 調(diào)節(jié)字寬（位）： | 32 b |
| 電源電壓： | 1.71 V ~ 1.96 V |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-TQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 48-TQFP 裸露焊盤（7x7） |
| 包裝： | 帶卷 (TR) |
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AD9953
Rev. A | Page 11 of 32
Figure 16. Residual Phase Noise with FOUT = 159.5 MHz, FCLK = 400 MSPS
(Green), 4 × 100 MSPS (Red), and 20 × 20 MSPS (Blue)
CH1 200mV
1
IT 4.0PS/PT 3.1ns
M 200PS 20.0GS/S
A CH1
708mV
03374-0-031
t1 = 3.156ns
t2 = 3.04ns
t = –116.0PS
1/
t = –8.621GHz
Figure 17. Residual Peak-to-Peak Jitter of DDS
and Comparator Operating Together at 160 MHz
Figure 18. Residual Phase Noise with FOUT = 9.5 MHz, FCLK = 400 MSPS (Green),
4 ×100 MSPS (Red), and 20 × 20 MSPS (Blue)
REF2 200mV 500ns
R2
R1
IT 10.0PS/PT –100PS
M 500PS 20.0GS/S
A CH1
708mV
03374-0-030
FALL (R1) = 396.4PS
RISE(R2) = 464.3PS
Figure 19. Comparator Rise and Fall Time at 160 MHz
相關(guān)PDF資料 |
PDF描述 |
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